请问FPGA管脚是否具有电平判决功能将输入的模拟时钟信号判决为数字时钟信号？

1.FPGA管脚是否具有电平判决功能将输入的模拟时钟信号判决为数字时钟信号？
2.单载波输入，LVDS或者LVPECL差分输出方波时钟信号，应该选择什么器件？

2018-12-20 09:44:48

FPGA的IO 只能识别数字电平，对应“1”有一个最低电压要求，对应的“0”有最高输入电压要求
如果输入的是模拟信号，那么就与“0”与“1”的阈值电压作比较，转换成相应的数字信号
可以尝试使用比较器产生LVDS或者LVPECL信号

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