ADI 技术
登录
直播中
叶紫薇
6年用户
233经验值
私信
关注
[问答]
PLL的环路滤波器带宽与稳定时间的关系原理是什么
开启该帖子的消息推送
pll
滤波器
在使用ADF4351时,看到环路滤波器的带宽越小,相位噪声越小,但稳定时间越长。我想知道稳定时间与带宽的之间为什么会有这样的关系,具体的原理是什么,另外推荐的带宽为什么是PFD频率的1/10到1/20之间?谢谢
回帖
(1)
谭军红
2018-12-13 11:51:55
锁相环的锁定时间与环路带宽成反比
《CMOS PLL synthesizers: analysis and Design》keliu Shu著,里面有讲
带宽选在PFD频率的1/10到1/20之间是为了稳定性考虑,这样锁相环可以无条件稳定
锁相环的锁定时间与环路带宽成反比
《CMOS PLL synthesizers: analysis and Design》keliu Shu著,里面有讲
带宽选在PFD频率的1/10到1/20之间是为了稳定性考虑,这样锁相环可以无条件稳定
举报
更多回帖
rotate(-90deg);
回复
相关问答
pll
滤波器
PLL
中
滤波器
带宽
和
环路
带宽
的
关系
是什么?
2021-06-24
2348
选择
环路
带宽
涉及抖动、相位噪声、锁
定时间
或杂散问题
2018-08-29
3512
请问怎么计算与AD9858片内
PLL
结合使用的
环路
滤波器
参数?
2018-09-28
2022
PLL
滤波器
设计方案
2019-07-23
1425
基于芯片测试的外围
环路
滤波器
设计
2019-07-05
2339
如何去实现一种
PLL
环路
滤波器
的设计?
2021-06-25
931
鉴相频率的杂散与
环路
滤波器
的布线怎么改善杂散
2018-11-07
4489
怎样去设计一种三阶
环路
滤波器
?求过程
2021-05-20
1514
ADISIMPLL不支持HMC838,请问
环路
滤波器
等参数应该如何设计?
2018-08-03
2505
如何手动缩短
PLL
锁
定时间
?
2019-07-31
2975
发帖
登录/注册
20万+
工程师都在用,
免费
PCB检查工具
无需安装、支持浏览器和手机在线查看、实时共享
查看
点击登录
登录更多精彩功能!
首页
论坛版块
小组
免费开发板试用
ebook
直播
搜索
登录
×
20
完善资料,
赚取积分