我认为香料中没有一个等级= 0的MOS模型。
然而,网表有一些与sw和MVDR模型相关的错误。
一旦我纠正了这些创世记就能够在模型中读到没问题。
这是修改后的网表。
.SUBCKT IPW60R125CP_L0漏极栅极源极Lg栅极g1 8n Ld漏极d1 3n Ls源极s1 8n Rs s1 s2 2m Rg g1 g2 2.1 M1 d2 g2 s2 s2 DMOS L = 1u W = 1u .MODEL DMOS NMOS(KP = 40.755 VTO = 3.85 THETA
= 0 VMAX = 1.5e5 ETA = 0 LEVEL = 3)Rd d2 d1a 0.093 TC = 13m .MODEL MVDR NMOS(KP = 98.67 VTO = -1 LAMBDA = 0.15 LEVEL = 1)Mr d1 d2a d1a d1a MVDR W = 1u L =
1u Rx d2a d1a 1m Cds1 s2 d2 70.8p Dbd s2 d2 Dbt .MODEL Dbt D(BV = 600 M = 0.85 CJO = 32.18n VJ = 0.5V)Dbody s2 21 DBODY .MODEL DBODY D(IS = 15.2p N = 1.08)
RS = 6u EG = 1.12 TT = 750n)Rdiode d1 21 4.66m TC = 6m .MODEL sw NMOS(VTO = 0 KP = 10 LEVEL = 1)Maux g2 caa sw Maux2 bd g2 g2 Eaux ca d2 g2 1 Eaux2 d g2 d2
g2 -1 Cox b d2 1.99n .MODEL DGD D(M = 1 CJO = 1.99n VJ = 0.5)Rpar b d2 1Meg Dgd a d2 DGD Rpar2 d2 a 10Meg Cgs g2 s2 2.47n .ENDS IPW60R125CP_L0
以上来自于谷歌翻译
以下为原文
I do not think there ever was a level=0 MOS model in spice.
However the netlist had a few errors related to the sw and MVDR model. Once I corrected those genesis was able to read in the model no problem. Here is the modified netlist.
.SUBCKT IPW60R125CP_L0 drain gate source
Lg gate g1 8n
Ld drain d1 3n
Ls source s1 8n
Rs s1 s2 2m
Rg g1 g2 2.1
M1 d2 g2 s2 s2 DMOS L=1u W=1u
.MODEL DMOS NMOS ( KP= 40.755 VTO=3.85 THETA=0 VMAX=1.5e5 ETA=0 LEVEL=3)
Rd d2 d1a 0.093 TC=13m
.MODEL MVDR NMOS (KP=98.67 VTO=-1 LAMBDA=0.15 LEVEL=1)
Mr d1 d2a d1a d1a MVDR W=1u L=1u
Rx d2a d1a 1m
Cds1 s2 d2 70.8p
Dbd s2 d2 Dbt
.MODEL Dbt D(BV=600 M=0.85 CJO=32.18n VJ=0.5V)
Dbody s2 21 DBODY
.MODEL DBODY D(IS=15.2p N=1.08 RS=6u EG=1.12 TT=750n)
Rdiode d1 21 4.66m TC=6m
.MODEL sw NMOS(VTO=0 KP=10 LEVEL=1)
Maux g2 c a a sw
Maux2 b d g2 g2 Eaux c a d2 g2 1
Eaux2 d g2 d2 g2 -1
Cox b d2 1.99n
.MODEL DGD D(M=1 CJO=1.99n VJ=0.5)
Rpar b d2 1Meg
Dgd a d2 DGD
Rpar2 d2 a 10Meg
Cgs g2 s2 2.47n
.ENDS IPW60R125CP_L0
我认为香料中没有一个等级= 0的MOS模型。
然而,网表有一些与sw和MVDR模型相关的错误。
一旦我纠正了这些创世记就能够在模型中读到没问题。
这是修改后的网表。
.SUBCKT IPW60R125CP_L0漏极栅极源极Lg栅极g1 8n Ld漏极d1 3n Ls源极s1 8n Rs s1 s2 2m Rg g1 g2 2.1 M1 d2 g2 s2 s2 DMOS L = 1u W = 1u .MODEL DMOS NMOS(KP = 40.755 VTO = 3.85 THETA
= 0 VMAX = 1.5e5 ETA = 0 LEVEL = 3)Rd d2 d1a 0.093 TC = 13m .MODEL MVDR NMOS(KP = 98.67 VTO = -1 LAMBDA = 0.15 LEVEL = 1)Mr d1 d2a d1a d1a MVDR W = 1u L =
1u Rx d2a d1a 1m Cds1 s2 d2 70.8p Dbd s2 d2 Dbt .MODEL Dbt D(BV = 600 M = 0.85 CJO = 32.18n VJ = 0.5V)Dbody s2 21 DBODY .MODEL DBODY D(IS = 15.2p N = 1.08)
RS = 6u EG = 1.12 TT = 750n)Rdiode d1 21 4.66m TC = 6m .MODEL sw NMOS(VTO = 0 KP = 10 LEVEL = 1)Maux g2 caa sw Maux2 bd g2 g2 Eaux ca d2 g2 1 Eaux2 d g2 d2
g2 -1 Cox b d2 1.99n .MODEL DGD D(M = 1 CJO = 1.99n VJ = 0.5)Rpar b d2 1Meg Dgd a d2 DGD Rpar2 d2 a 10Meg Cgs g2 s2 2.47n .ENDS IPW60R125CP_L0
以上来自于谷歌翻译
以下为原文
I do not think there ever was a level=0 MOS model in spice.
However the netlist had a few errors related to the sw and MVDR model. Once I corrected those genesis was able to read in the model no problem. Here is the modified netlist.
.SUBCKT IPW60R125CP_L0 drain gate source
Lg gate g1 8n
Ld drain d1 3n
Ls source s1 8n
Rs s1 s2 2m
Rg g1 g2 2.1
M1 d2 g2 s2 s2 DMOS L=1u W=1u
.MODEL DMOS NMOS ( KP= 40.755 VTO=3.85 THETA=0 VMAX=1.5e5 ETA=0 LEVEL=3)
Rd d2 d1a 0.093 TC=13m
.MODEL MVDR NMOS (KP=98.67 VTO=-1 LAMBDA=0.15 LEVEL=1)
Mr d1 d2a d1a d1a MVDR W=1u L=1u
Rx d2a d1a 1m
Cds1 s2 d2 70.8p
Dbd s2 d2 Dbt
.MODEL Dbt D(BV=600 M=0.85 CJO=32.18n VJ=0.5V)
Dbody s2 21 DBODY
.MODEL DBODY D(IS=15.2p N=1.08 RS=6u EG=1.12 TT=750n)
Rdiode d1 21 4.66m TC=6m
.MODEL sw NMOS(VTO=0 KP=10 LEVEL=1)
Maux g2 c a a sw
Maux2 b d g2 g2 Eaux c a d2 g2 1
Eaux2 d g2 d2 g2 -1
Cox b d2 1.99n
.MODEL DGD D(M=1 CJO=1.99n VJ=0.5)
Rpar b d2 1Meg
Dgd a d2 DGD
Rpar2 d2 a 10Meg
Cgs g2 s2 2.47n
.ENDS IPW60R125CP_L0
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