请问AD6620的CLK是进入DDC时的数据采样时钟吗？

您好：
     数字下变频芯片AD6620的使用手册第18页的figure28，注意其中的的CLK以及tDPR和tDPF，这个CLK是进入DDC时的数据采样时钟吗？如果是的话，那这个CLK是很大的值，意思是说DDC最终出来的的数据速率和进入DDC的速率是一样的，那这不是没有起到降低数据率的目的了吗？ 这个CLK到底是个什么样的CLK呢？谢谢！！！
    祝顺利！！