使用OpalKelly XEM6310板在MAP过程中出错

嗨，
我正在尝试为Spartan-6（xc6slx45--2fgg484）实现我的设计。
我正在使用OpalKelly XEM6310板。
我真的不知道如何解决这个问题。
我有以下部分的问题。
该板的LVDS 100MHz时钟连接到GCLK 28/29（AB11，Y11-ug382）。
LVDS时钟进入全局时钟引脚对并击中IBUFGDS。
该缓冲器的输出转到BUFIO2，其DIVCLK输出转到PLL的CLKIN。
使用此配置，我在MAP过程中出错：
错误：地点：1115  - 无法安排的位置！
时钟IOB / BUFIO时钟组件
已找到的对未放置在可路由的时钟IOB / BUFIO站点
对。
时钟IOB组件放置在现场。
BUFIO
组件放置在现场。
每
BUFIO站点有一组可以驱动它的选择IOB。
如果这些IOB不是
使用，连接不可路由你可能想分析为什么这个问题
存在并纠正它。
这个位置在PAR中是不可能的，因此，
应在您的设计中修复此错误情况。
你可以使用
.ucf文件中的CLOCK_DEDICATED_ROUTE约束将此消息降级为
警告以生成NCD文件。
然后可以使用此NCD文件
FPGA编辑器调试问题。
此处使用的所有COMP.PINS的列表
时钟放置规则如下所示。
这些例子可以直接使用
.ucf文件将此错误降级为警告。
_clkp“CLOCK_DEDICATED_ROUTE = FALSE;>
我读了这个帖子，但我不知道这是不是正确的方法。
当我将此路径添加到ucf文件时，我可以使用FPGA编辑器，但Place＆amp; Route仍然是错误的。
为什么ISE为这个GCLK引脚选择了错误的BUFIO区域以及如何更改它？
FPGA编辑器只有可能吗？
我不太了解这个工具，我需要一些技巧如何开始。
ISE 14.6
谢谢你的帮助



以下为原文

Hi,
I'm trying to Implement my design for Spartan-6 (xc6slx45--2fgg484). I'm using OpalKelly XEM6310 board.  I really don't know how i can resolve this issue.

I have problem with following part.
This board have LVDS 100MHz Clock connected to GCLK 28/29 ( AB11, Y11 - ug382).
an LVDS clock comes in on global clock pin pair and hits an IBUFGDS. The output of this buffer goes to a BUFIO2, whose DIVCLK output goes to a PLL's CLKIN.  

With this configuration i'm there is an error in the MAP process:
ERROR:Place:1115 - Unroutable Placement! A clock IOB / BUFIO clock component   pair have been found that are not placed at a routable clock IOB / BUFIO site   pair. The clock IOB component is placed at site . The BUFIO   component is placed at site . Each   BUFIO site has a select set of IOBs that can drive it. If these IOBs are not   used, the connection is not routable You may want to analyze why this problem   exists and correct it. This placement is UNROUTABLE in PAR and therefore,   this error condition should be fixed in your design. You may use the   CLOCK_DEDICATED_ROUTE constraint in the .ucf file to demote this message to a   WARNING in order to generate an NCD file. This NCD file can then be used in   FPGA Editor to debug the problem. A list of all the COMP.PINS used in this   clock placement rule is listed below. These examples can be used directly in   the .ucf file to demote this ERROR to a WARNING._clkp" CLOCK_DEDICATED_ROUTE = FALSE; >   < PIN "ODDR_Test_Inst/BUFIO2_inst.I" CLOCK_DEDICATED_ROUTE = FALSE; > I read this thread < http://forums.xilinx.com/t5/Spartan-Family-FPGAs/Insane-place-error-1115-in-S6/td-p/270200 > but I don't know if it's the right way.
When I add this path to ucf file, I can use FPGA Editor but Place&Route is still wrong.
Why ISE chose wrong BUFIO region for this GCLK pin and how i can change this? FPGA Editor is only possibility? I don't know this tools much and i need few tips how to start.
ISE 14.6
Thanks for any help