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引用: VERTEX2016 发表于 2018-9-28 07:25
1. 要正确设计PLL的环路滤波器，请指定以下参数：1） PFD rate FPFD 2) 输出频率Fout或者反馈分频系数N 3) VCO 灵敏度Kvco，4） 期望的环路带宽BW和相位裕度phi，5） 电荷泵电流。有了这些才能计算出所需要的Cpole, Rzero， Czero。
2） 请问您是如何实现YTO的？ ...
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引用: mmuwyrwe 发表于 2018-9-28 07:32
你好，谢谢你的耐心回答！假设我现在需要YTO输出5GHZ频率，那我用FPGA通过DA模块控制YTO主线圈，让YTO在5G附近，因为YTO主线圈没有那么精确能在5G那里稳住；接下来让YTO的输出通过16分频后作为AD9858的系统时钟，通过FPGA控制DDS和PLL，使CP去控制YTO副线圈，从而达到稳定在5Ghz处。
顺便问下，就是PLL一般锁不住是不是很大 ...
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