【FPGA学习】Verilog HDL的流程控制语句实例

流程控制语句包括：
• if 语句；
• case 语句；
• 循环语句。
if 语句的语法如下：

如果对 condition_1 求值的结果为一个非零值，那么 procedural_statement_1 被执行，
如果 condition_1 的值为 0、x 或 z，那么 procedural_statement_1 不执行。如果存在一个 else
分支，那么这个分支被执行。
下面是一个 if 语句的例子：


case 语句是一个多路条件分支形式，其语法如下：

case 语句首先对条件表达式 case_expr 求值，然后依次对各分支项求值并进行比较，第一个与条件表达式值相匹配的分支中的语句被执行。可以在 1 个分支中定义多个分支项，这些值不需要互斥。缺省分支覆盖所有没有被分支表达式覆盖的其他分支。下面是 case 语句的一个实例：

Verilog HDL 中提供 4 种循环语句：forever 循环，repeat 循环，while 循环和 for 循环。forever 循环语句连续执行过程语句。因此为跳出这样的循环，中止语句可以与过程语句共同使用。同时，在过程语句中必须使用某种形式的时序控制，否则 forever 循环将在 0 延时后永远循环下去。forever 循环语句语法和实例如下：

这一实例产生时钟波形：时钟首先初始化为 0，并一直保持到第 5 个时间单位；此后每隔10 个时间单位，时钟反相一次。repeat 循环语句执行指定循环次数，如果循环计数表达式的值不确定，即为 x 或 z 时，那么循环次数按 0 处理。下面是 repeat 循环语句语法和实例如下：

while 循环执行过程赋值语句直到指定的条件为假。如果表达式在开始时为假，那么过程语句便永远不会执行。如果条件表达式为 x 或 z，它也同样按 0（假）处理。下面时 while 循环的语法和实例：

for 循环照指定的次数重复执行过程赋值语句。下面是 for 循环的语法和实例：