Verilog HDL 的特点Verilog HDL 语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、
仿真语义。使用这种语言编写的模型可以方便地使用 Verilog 仿真器进行验证。Verilog HDL 从 C 语言中继承了多种操作符和结构。Verilog HDL 提供了扩展的建模能力和扩展模块。Verilog HDL 语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。
Verilog HDL 之所以成为和 VHDL 并驾齐驱的硬件描述语言，是因为它具有如下特点：
• 基本逻辑门和开关级基本结构模型都内置在语言中；
• 可采用多种方式对设计建模，这些方式包括行为描述方式、数据流方式、结构化方式；
• Verilog HDL 中有线网（Wire）数据类型和寄存器（Reg）数据类型两类数据类型，线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储
元件。
• 能够描述层次设计，可使用模块实例结构描述任何层次；
• 设计的规模可以是任意的，语言不对设计的规模大小施加任何限制；
• Verilog HDL 不再是某些公司的专有语言而是 IEEE 标准；
• Verilog HDL 语言的描述能力能够通过使用编程语言接口（Programme LanguageInterface，简称 PLI）机制进一步扩展，PLI 允许外部函数访问 Verilog 模块内信息、允许设计者与模拟器交互的例程集合；
• 设计能够在多个层次上加以描述，从开关级、门级、寄存器传送级（RT L）到算法级，包括进程和队列级；
• Verilog HDL 能够监控模拟验证的执行，即模拟验证执行过程中设计的值能够被监控和显示，这些值也能够用于与期望值比较，在不匹配的情况下打印报告消息。
