adf4351作为锁相环输入时钟与参考之间的相位差，请问如何才能消除这个相位差？

想用adf4351做一个锁相环提取载波，但是每次锁定后输出都和参考有一个随机的相位差，请问如何才能消除这个相位差，使输出与参考输入同频同相。
寄存器配置如下：

回帖（2）

高淑贤

2018-8-9 06:54:42

这个想法是很难实现的，锁定后输出和参考的相位差理论上是一个固定值，但是实际上由于器件工作的状态以及周围环境的影响会造成器件的工作状态和输出有随机的变化，这就造成参考和输出的相位差也会不断的发生微小的变化，用于对输出频率的控制，保证一直处于锁定状态。整个过程都是一个动态的过程，也就是说PLL锁定后依然会一直处于一个动态的过程。参考和输出也不可能同频同相的。