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Verilog HDL
利用开发板上的十六进制7
段数码显示译码器设计一个标准数字时钟，八
个数码管分别显示小时
、分钟、秒，显示
格式为24
小时进制格式；
具备按键
清零功能。
用的是cycloneⅡ
代码有注释的话最好
回帖（5）
2017-6-11 16:35:33
帮顶
帮顶
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2017-6-11 21:14:17
不要做伸手party嘛
不要做伸手party嘛
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2017-6-12 20:15:14
呵呵 好像是老师在给学生布置作业的赶脚。。。
呵呵 好像是老师在给学生布置作业的赶脚。。。
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2017-6-13 22:51:47
只能帮顶咯
只能帮顶咯
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2017-6-16 14:58:31
作业还是要自己做的
作业还是要自己做的
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