FPGA|CPLD|ASIC论坛
直播中

chunfen2634

9年用户 184经验值
擅长:可编程逻辑
私信 关注
[资料]

明德扬至简设计法--分享一份实现矩阵键盘的verilog代码 可直接使用

  1. `define  SCAN

  3. module  key_scan(
  4.                  clk    ,
  5.                  rst_n  ,
  6.                  key_col, //键盘列输入
  7.                  key_row, //键盘行输出
  8.                  key_num, //指示哪一个按键按下，用0~15指示
  9.                  key_vld  //按下有效指示信号，其为1表示按下一次。
  10.                );


  13.     parameter      KEY_W    =   4 ;
  14.     parameter      COL      =   0 ;
  15.     parameter      ROW      =   1 ;
  16.     parameter      DLY      =   2 ;
  17.     parameter      FIN      =   3 ;
  18.     parameter      COL_CNT  =   16;
  19.     parameter      tiME_20MS=   1000000;

  21.     //输入信号定义
  22.     input               clk    ;
  23.     input               rst_n  ;
  24.     input  [3:0]        key_col;

  26.     //输出信号定义
  27.     output              key_vld;
  28.     output[3:0]         key_num;
  29.     output[KEY_W-1:0]   key_row;

  31.     //输出信号reg定义
  32.     reg   [3:0]         key_num;
  33.     reg   [KEY_W-1:0]   key_row;
  34.     reg                 key_vld;


  37.     reg   [ 3:0]        key_col_ff0   ;
  38.     reg   [ 3:0]        key_col_ff1   ;
  39.     reg   [ 1:0]        key_col_get   ;
  40.     reg                 shake_flag    ;
  41.     reg                 shake_flag_ff0;
  42.     reg   [ 3:0]        state_c       ;
  43.     reg   [19:0]        shake_cnt     ;
  44.     reg   [ 3:0]        state_n       ;
  45.     reg   [ 1:0]        row_index     ;
  46.     reg   [15:0]        row_cnt       ;
  47.         reg   [ 2:0]        x             ;


  50. always  @(posedge clk or negedge rst_n)begin
  51.     if(rst_n==1'b0)begin
  52.         key_col_ff0 <= 4'b1111;
  53.         key_col_ff1 <= 4'b1111;
  54.     end
  55.     else begin
  56.         key_col_ff0 <= key_col    ;
  57.         key_col_ff1 <= key_col_ff0;
  58.     end
  59. end


  62. always  @(posedge clk or negedge rst_n)begin
  63.     if(rst_n==1'b0)begin
  64.         shake_cnt <= 0;
  65.     end
  66.     else if(add_shake_cnt)begin
  67.         if(end_shake_cnt)
  68.             shake_cnt <= 0;
  69.         else
  70.             shake_cnt <= shake_cnt + 1;
  71.     end
  72.     else begin
  73.         shake_cnt <= 0;
  74.     end
  75. end

  77. assign  add_shake_cnt = key_col_ff1!=4'hf && shake_flag==0;
  78. assign  end_shake_cnt = add_shake_cnt && shake_cnt==TIME_20MS-1;

  80. always  @(posedge clk or negedge rst_n)begin
  81.     if(rst_n==1'b0)begin
  82.         shake_flag <= 0;
  83.     end
  84.     else if(end_shake_cnt) begin
  85.         shake_flag <= 1'b1;
  86.     end
  87.     else if(key_col_ff1==4'hf) begin
  88.         shake_flag <= 1'b0;
  89.     end
  90. end


  93. `ifdef SCAN
  94. always  @(posedge clk or negedge rst_n)begin
  95.     if(rst_n==1'b0)begin
  96.         state_c <= COL;
  97.     end
  98.     else begin
  99.         state_c <= state_n;
  100.     end
  101. end



  105. always  @(*)begin
  106.     case(state_c)
  107.         COL: begin
  108.                      if(col2row_start)begin
  109.                          state_n = ROW;
  110.                      end
  111.                      else begin
  112.                          state_n = state_c;
  113.                      end
  114.                  end
  115.         ROW: begin
  116.                      if(row2dly_start)begin
  117.                          state_n = DLY;
  118.                      end
  119.                      else begin
  120.                          state_n = state_c;
  121.                      end
  122.                  end
  123.         DLY :  begin
  124.                      if(dly2fin_start)begin
  125.                          state_n = FIN;
  126.                      end
  127.                      else begin
  128.                          state_n = state_c;
  129.                      end
  130.                  end
  131.         FIN: begin
  132.                      if(fin2col_start)begin
  133.                          state_n = COL;
  134.                      end
  135.                      else begin
  136.                          state_n = state_c;
  137.                      end
  138.                   end
  139.        default: state_n = COL;
  140.     endcase
  141. end

  143. assign  col2row_start = state_c==COL && end_shake_cnt;
  144. assign  row2dly_start = state_c==ROW && end_row_index;
  145. assign  dly2fin_start = state_c==DLY && end_row_index;
  146. assign  fin2col_start = state_c==FIN && key_col_ff1==4'hf;





  152. always  @(posedge clk or negedge rst_n)begin
  153.     if(rst_n==1'b0)begin
  154.         key_row <= 4'b0;
  155.     end
  156.     else if(state_c==ROW)begin
  157.         key_row <= ~(1'b1 << row_index);
  158.     end
  159.     else begin
  160.         key_row <= 4'b0;
  161.     end
  162. end


  165. always  @(posedge clk or negedge rst_n)begin
  166.     if(rst_n==1'b0)begin
  167.         row_cnt <= 0;
  168.     end
  169.     else if(add_row_cnt) begin
  170.         if(end_row_cnt)
  171.             row_cnt <= 0;
  172.         else
  173.             row_cnt <= row_cnt + 1;
  174.     end
  175. end
  176. assign add_row_cnt = state_c==ROW || state_c==DLY;
  177. assign end_row_cnt = add_row_cnt && row_cnt==COL_CNT-1;


  180. always  @(posedge clk or negedge rst_n)begin
  181.     if(rst_n==1'b0)begin
  182.         row_index <= 0;
  183.     end
  184.     else if(add_row_index) begin
  185.         if(end_row_index)
  186.             row_index <= 0;
  187.         else
  188.             row_index <= row_index + 1;
  189.     end
  190. end
  191. assign add_row_index = end_row_cnt;
  192. assign end_row_index = add_row_index && row_index==x-1;
  193. always  @(*)begin
  194.     if(state_c==ROW)
  195.         x = 4;
  196.     else
  197.         x = 1;
  198. end


  201. always  @(posedge clk or negedge rst_n)begin
  202.     if(rst_n==1'b0)begin
  203.         key_col_get <= 0;
  204.     end
  205.     else if(col2row_start) begin
  206.         if(key_col_ff1==4'b1110)
  207.             key_col_get <= 0;
  208.         else if(key_col_ff1==4'b1101)
  209.             key_col_get <= 1;
  210.         else if(key_col_ff1==4'b1011)
  211.             key_col_get <= 2;
  212.         else
  213.             key_col_get <= 3;
  214.     end
  215. end


  218. always  @(posedge clk or negedge rst_n)begin
  219.     if(rst_n==1'b0)begin
  220.         key_num <= 0;
  221.     end
  222.     else if(state_c==ROW && end_row_cnt)begin
  223.         key_num <= {row_index,key_col_get};
  224.     end
  225.     else begin
  226.         key_num <= 0;
  227.     end
  228. end

  230. always  @(posedge clk or negedge rst_n)begin
  231.     if(rst_n==1'b0)begin
  232.         key_vld <= 1'b0;
  233.     end
  234.     else if(state_c==ROW && end_row_cnt && key_col_ff1[key_col_get]==1'b0)begin
  235.         key_vld <= 1'b1;
  236.     end
  237.     else begin
  238.         key_vld <= 1'b0;
  239.     end
  240. end

  242. `else
  243.     always  @(posedge clk or negedge rst_n)begin
  244.         if(rst_n==1'b0)begin
  245.             key_vld <= 0;
  246.         end
  247.         else begin
  248.             key_vld <= end_shake_cnt;
  249.         end
  250.     end

  252.     always  @(*)begin
  253.         key_num = 0;
  254.     end



  258. `endif

  260. endmodule


回帖（2）

goodbey155

2017-3-1 09:56:47
谢谢分享，大好人！
举报

chunfen2634

2017-3-23 10:01:16
多谢通过！
举报

更多回帖

2 0 2

相关帖子

矩阵键盘 verilog代码
发帖
电子发烧友APP
|投诉反馈|电子发烧友网
© 2021 bbs.elecfans.com
湘ICP备2023018690号
×
20
完善资料，
赚取积分