【超详细】MC8051 IP核在Altera FPGA上的移植与使用，基于芯航线FPGA核心板，小梅哥编写

FPGA

本教程内容力求以详细的步骤和讲解让读者以最快的方式学会 MC8051 IP core 的应用以及相关设计软件的使用，并激起读者对 SOPC 技术的兴趣。本实验重点讲 8051Core 的应用，并通过一个简单 C51 程序对 51Core 进行硬件测试。
本实验教程的内容编排如下：
第 1 章简单的描述了 MC8051 IP core 的基本结构及一些应用说明。
第 2 章详细的介绍 8051Core 综合、编译应用。包括 Quartus II软件的基本应用，ROM、RAM 模块的生成，8051Core 的封装及应用测试。附录 A 为 MC8051 IP Core 的指令集。
在阅读本教程的过程中，请读者注意以下几点：
本教程在编写时充分借鉴了周立功编写的mc8051 IP核教程，同时针对其中较为落后的一些内容进行了更新（周立功的教程使用的是Cyclone系列的器件，软件版本也很低，很多操作与目前使用的主流版本有较大区别），同时删除了其教程中使用Synplicity对工程进行综合的部分，转而使用Quartus II软件直接综合。
本实验教程的 MC8051 IP Core (V1.6) 源于 http://oregano.at/ip/8051.htm 网站，读者如有需要可到该网站下载。附件中提供的工程文件下的doc文件夹中也包含全部源码和详细移植手册。注意，网上其他地方下载的老版本的源码中串口部分有问题，最新的1.6版本则已经修正了这个问题，因此强烈建议使用我们提供的源码。

本移植结果已经在芯航线FPGA学习套件的核心板上完全验证通过。如有任何疑问，欢迎加入芯航线FPGA学习支持群（472607506）进行讨论。
为了营造一个和谐向上的网络交流氛围，只有回复本帖后才能下载工程和文档附件。

游客
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周李 · 2016-3-21 20:50:21

好啊，谢谢楼主好啊，谢谢楼主好啊，谢谢楼主好啊，谢谢楼主

周李 · 2016-3-21 20:50:58

太好了
好啊，谢谢楼主好啊，谢谢楼主

杨宇哲 · 2016-3-22 10:09:15

支持小梅哥~~~~~~~~赞

程晓 · 2016-3-22 14:55:03

急需补血，

lxyx · 2016-3-22 20:44:29

谢啦！！！！！！！！！

伍伟 · 2016-3-23 07:26:10

楼主好人啊。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。

barry90 · 2016-3-23 14:47:53

谢啦！！！！！！！！！！！！！！！！！！！！！！！

weiweinuonuo · 2016-3-23 16:06:27

膜拜小梅哥膜拜小梅哥

wjf19911004 · 2016-3-23 20:44:42

梅总我跑你的MC8051IP，的时候，我就改了下时钟引脚，就出现这个错误是哪里的问题？Error (171000): Can't fit design in device；
Error (176554): Can't place PLL "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll1" -- I/O pin Clk50M (port type INCLK of the PLL) is assigned to a location which is not connected to port type INCLK of any PLL on the device
那天我自己做了一遍也是报的这个错误，我以为是我某个流程搞错了，今天跑你的这个程序，修改CLK引脚就出现这个错误了

杨宇哲 · 2016-3-23 20:46:31

顶一个,小梅哥~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~

梅雪松 · 2016-3-23 20:47:26

wjf19911004 发表于 2016-3-23 20:44
梅总我跑你的MC8051IP，的时候，我就改了下时钟引脚，就出现这个错误是哪里的问题？Error (171000): Can't fit design in device；
Error (176554): Can't place PLL "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll1" -- I/O pin Clk50M (port type INCLK of the PLL) is assigned to a location which ...

你肯定是用了外部的时钟输入了。因为我们这个设计中，使用了PLL作为时钟管理单元，即使用PLL将外部晶振送入的时钟信号进行分频和倍频后提供给MC8051使用。对于Altera FPGA，PLL的时钟输入必须对应到专用的时钟输入脚，普通IO脚上的信号无法接入到PLL的输入上。

8023aiWDD · 2016-3-23 20:58:55

梅总就是霸气支持下

U201015703 · 2016-3-23 20:59:05

小梅哥，你就是港口的灯塔，你就是黑夜里的萤火虫

wjf19911004 · 2016-3-23 21:01:31

wjf19911004 发表于 2016-3-23 20:44
梅总我跑你的MC8051IP，的时候，我就改了下时钟引脚，就出现这个错误是哪里的问题？Error (171000): Can't fit design in device；
Error (176554): Can't place PLL "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll1" -- I/O pin Clk50M (port type INCLK of the PLL) is assigned to a location which ...

经过验证，ALTERA的FPGA的PLL时钟输入必须接对应芯片的专用时钟引脚。我之所以报错，是因为我的芯片型号选错了。