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用verilog作一个四位加法器。程序如下：
module adder4(cout,sum,ina,inb,cin); output [4:0] sum; output cout; input[3:0] ina,inb; input cin; assign {cout,sum}=ina+inb+cin; endmodule `timescale 1ns/1ns `include "adder4.v" module adder_tp; reg[3:0] a,b; reg cin; wire [3:0] sum; wire cout; integer i,j; adder4 adder(sum,cout,a,b,cin); initial begin a=0;b=0;cin=0; for(i=1;i<16;i=i+1) #10 a=i; end initial begin for(j=1;j<16;j=j+1) #10 b=j; end always #5 cin=~cin; initial begin $monitor("%d + %d + %b={%b,%h}",a,b,cin,cout,sum); #160 $finish; end endmodule 仿真图形如下：和sum输入高阻Z是什么意思。 输出也是： 请问到底哪里出错了。静候回答。 
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