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[经验]

NVMe高速传输之摆脱XDMA设计38：队列管理功能验证与分析2

2025-10-15 08:14:00

1480 nvme PCIe FPGA

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本文主要交流设计思路，在本博客已给出相关博文九十多篇，希望对初学者有用。注意这里只是抛砖引玉，切莫认为参考这就可以完成商用IP设计。若有产品或项目需求，请看B站视频后联系.

测试步骤 4 关键信号波形如图1 所示。创建深度为 1024 的 I/O 提交队列，由于支持的最大队列深度为 1023，所以创建返回状态 cr_status 值为 4，表示创建深度错误，仿真行为符合设计预期，测试通过。

图1 创建队列打印信息图

（2）创建队列边界测试结果

测试步骤 3 关键信号波形如图 2 所示。在已有 I/O 完成队列的情况下，连续创建新的 I/O 完成队列，每次创建返回状态 cr_status 值为 2，表示创建数量错误，因为最大 I/O 完成队列数量为 1，因此后续的创建将返回数量错误，并且创建过程不会向指令控制模块写入对应的 NVMe 指令，仿真行为符合设计预期，测试通过.

图2 创建队列边界测试波形图一

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