使用NUC120RD2DN，无法将CPUCLK从外部24MHZ XTAL经PLL倍频为48MHZ 怎么解决？

424 倍频

问答对人有帮助，内容完整，我也想知道答案 0 程式设定如下，但CPUCLK一直维持在24MHZ，PLL没有倍频输出 main (void) { uint32_t delayCnt; UNLOCKREG(); SYSCLK->PWRCON.XTL12M_EN = 1; // 24MHZ External X'TAL SYSCLK->PWRCON.OSC22M_EN = 1; SYSCLK->PWRCON.OSC10K_EN = 1; SYSCLK->PWRCON.XTL32K_EN = 1; for (delayCnt=0;delayCnt<100000;delayCnt++); // Delay for clock stable SYSCLK->CLKSEL0.HCLK_S = 0x010; // HCLK clock source = PLL clock SYSCLK->PLLCON.PLL_SRC = 0; SYSCLK->PLLCON.OE = 0; SYSCLK->PLLCON.BP = 0; SYSCLK->PLLCON.PD = 0; SYSCLK->PLLCON.OUT_DV = 3; // NO = 4 SYSCLK->PLLCON.IN_DV = 1; // NR = 3 SYSCLK->PLLCON.FB_DV = 22; // NF = 24 // PLLFOUT = FIN * NF/NR * 1/NO // = 24MHZ * 24/3 * 1/4 = 48MHZ LOCKREG(); SYSCLK->CLKSEL0.HCLK_S = 0x010; // HCLK clock source = PLL clock 010是2进制，右值应该是2 0
2023-6-27 07:09:24　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × heks 该类别下有 16 个回答。邀请回答 ChristineGu 该类别下有 16 个回答。邀请回答 HengDu 该类别下有 16 个回答。邀请回答 dfasda 该类别下有 15 个回答。邀请回答 nhonglan 该类别下有 15 个回答。邀请回答 yonglanzhang 该类别下有 15 个回答。邀请回答 muwersddg 该类别下有 14 个回答。邀请回答杀狼000 该类别下有 14 个回答。邀请回答 wenminglang 该类别下有 14 个回答。邀请回答 C880U 该类别下有 14 个回答。邀请回答 jhdfvs 该类别下有 14 个回答。邀请回答 chm5 该类别下有 14 个回答。邀请回答 billbian 该类别下有 13 个回答。邀请回答 a732538 该类别下有 13 个回答。邀请回答 hrtuoyu 该类别下有 13 个回答。邀请回答 hfgdzc 该类别下有 13 个回答。邀请回答 thyysbk 该类别下有 13 个回答。邀请回答凡人wlj 该类别下有 13 个回答。邀请回答 kszdj113 该类别下有 13 个回答。邀请回答飞雪9366 该类别下有 13 个回答。邀请回答举报刘艳相关推荐 • 使用NUC120RD2DN，但CPUCLK一直维持在24MHZ，PLL沒有倍频输出怎么解决？ 437 • 24MHz系统时钟如何产生2MHz时钟 2585 • 关于在RT1051中实现外部24Mhz时钟振荡器的问题求解 595 • 请问可以配置外部32.768KHz RTC XTAL来驱动1588定时器吗？ 457 • 为什么那么多外设选择内部48Mhz RC时钟作为root？ 455 • 请问STM32F103RG的TIM1实际输入时钟源是什么？ 465 • sample程式下载到NUC120RD2BN的Target板时无法检测到是为什么？ 458 • 有人可以解释24MHz限制的真正含义吗？ 3164 • omapl138 USB2.0 频率与速度的关系？ 3245 • 在CAN和USB定制设计上躲避PSoC3 ES2 MHz ECO XTAL启动项目 1575 1个回答

答案对人有帮助，有参考价值 0 = 1; //Enable internal oscillator for HIRC & LIRC SYSCLK->PLLCON.PLL_SRC = 0; //PLL source clock is external X'TAL SYSCLK->PLLCON.PLL_M = 2; //PLL clock multiplier is 2+1 = 3 SYSCLK->PLLCON.PLL_N = 23; //PLL clock divider is 2+23 = 25 SYSCLK->PLLCON.PLL_EN = 1; //Enable PLL while(SYSCLK->PLLCON.PLL_STB != 1); //Wait for PLL stable SYSCLK->CLKSEL0.HCLK_S = 0; //HCLK source is CPU clock SYSCLK->CLKDIV.HCLK_N = 0; //HCLK divider is 0+1 = 1 //CPU clock should be 48MHZ now LOCKREG(); }

2024-1-5 16:07:15 评论举报王凯