Verilog新手求助

5066 Verilog FPGA

问答对人有帮助，内容完整，我也想知道答案 0 本帖最后由 jf_51366911 于 2021-10-31 19:22 编辑 module key_test ( input sys_clk, input rst_n, input[2:0] key_in, output zhi ); reg zhi_r; always@(posedge sys_clk or negedge rst_n) begin if(~rst_n) zhi_r <= 8'b00000000; else if(key_in[0]) zhi_r <= 8'b01010001; else if(key_in[1]) zhi_r <= 8'b01011100; else if(key_in[2]) zhi_r <= 8'b01100110; end assign zhi = zhi_r; endmodule 这是我写的代码，能否实现键盘上四个键，分别输入00000000，01010001，01011100，01100110。如果不行，怎么改正; 如果可以，还有什么修改建议吗？希望大佬帮助 0 已退回5积分
2021-10-30 23:30:06　　 1 评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报 jf_51366911 相关推荐 • 新手，求助按键消抖程序问题 4191 • verilog vhdl 2332 • 跪求uart串口程序 4866 • 新手求助，44键盘怎么可以输出比15大的数 1770* • 最近有个比赛需要用到verilog语言的知识，求助大神们 2696 • 急求助！！！用verilog编写一个浮点矩阵乘法器 7300 • verilog语言如何给一个数组赋值呢，新手求助，感谢各位大佬！ 6947 • 跪求基于verilog的短按键，长按键的程序 4633 • 新手，跪求spi串口程序 4813 • 新手求助：求数据存储源程序 2459 1 条评论 jf_51366911 2021-10-31 19:23 module key_test ( input sys_clk, input rst_n, input[2:0] key_in, output zhi ); reg zhi_r; always@(posedge sys_clk or negedge rst_n) begin if(~rst_n) zhi_r <= 8'b00000000; else if(key_in[0]) zhi_r <= 8'b01010001; else if(key_in[1]) zhi_r <= 8'b01011100; else if(key_in[2]) zhi_r <= 8'b01100110; end assign zhi = zhi_r; endmodule 这是我改了之后的赞回复举报 2个回答

答案对人有帮助，有参考价值 0 可以，不过你的代码在复位之后默认值是c，不知道这种情况是不是你想要的的结果。

2021-10-31 16:57:12 评论举报卿小小_9e6