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Verilog新手求助

4841 Verilog FPGA
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2021-10-30 23:30:06   1 评论 分享淘帖 邀请回答
1 条评论
  • 2021-10-31 19:23

    module key_test
        (
         input                 sys_clk,      
         input                 rst_n,
         input[2:0]            key_in,
         output                zhi         
        );


         reg  zhi_r;            

        always@(posedge sys_clk or negedge rst_n)
         begin     
          if(~rst_n)
                  zhi_r <= 8'b00000000;
          else if(key_in[0])
                  zhi_r <= 8'b01010001;
          else if(key_in[1])
                  zhi_r <= 8'b01011100;
          else if(key_in[2])
                  zhi_r <= 8'b01100110;   
         end


         assign zhi = zhi_r;

        endmodule
    这是我改了之后的

2个回答
2021-10-31 16:57:12 评论

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2022-2-22 10:53:10 评论

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