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我自己做了一个小模块,来实现检测输入信号的上升沿的功能。VCS和vivado synthesis post timing仿真运行都符合预期,但是生成的bit文件下载到FPGA则不对。fpga平台是avnet的ultra96,使用的是zynq ultrascale芯片。verilog代码如下:
module find_risedge(input data, output data_r); reg data_r = 1'b0; always @(posedge data or posedge data_r) begin if(data_r) data_r <= #32 0; else if (data) data_r <= 1; end endmodule 调用module的代码如下:find_risedge uut_clk_risedge(clk_13p56m, clk_13p56m_re); find_risedge uut_data_risedge(data_rx_change, data_rx_change_re); vivado synthesis post timing仿真结果: 下载到FPGA运行后的结果: |
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