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module a(
input [3:0] a, input clk, input rst_n, output reg [7:0] out ); always@(posedge clk or negedge rst_n) begin if(~rst_n) out<=8'b0000_0000; else case(a) 3'b000:out[0]=1'b1; 3'b001:out[1]=1'b1; 3'b010:out[2]=1'b1; 3'b011:out[3]=1'b1; 3'b100:out[4]=1'b1; 3'b101:out[5]=1'b1; 3'b110:out[6]=1'b1; 3'b111:out[7]=1'b1; endcase end endmodule |
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