晶圆制造工艺流程完整版

`晶圆制造总的工艺流程
芯片的制造过程可概分为晶圆处理工序（Wafer Fabrication）、晶圆针测工序（Wafer Probe）、构装工序（Packaging）、测试工序（Initial Test and Final Test）等几个步骤。其中晶圆处理工序和晶圆针测工序为前段（Front End）工序，而构装工序、测试工序为后段（Back End）工序。
1、晶圆处理工序：本工序的主要工作是在晶圆上制作电路及电子元件（如晶体管、电容、逻辑开关等），其处理程序通常与产品种类和所使用的技术有关，但一般基本步骤是先将晶圆适当清洗，再在其表面进行氧化及化学气相沉积，然后进行涂膜、曝光、显影、蚀刻、离子植入、金属溅镀等反复步骤，最终在晶圆上完成数层电路及元件加工与制作。
2、晶圆针测工序：经过上道工序后，晶圆上就形成了一个个的小格，即晶粒，一般情况下，为便于测试，提高效率，同一片晶圆上制作同一品种、规格的产品；但也可根据需要制作几种不同品种、规格的产品。在用针测（Probe）仪对每个晶粒检测其电气特性，并将不合格的晶粒标上记号后，将晶圆切开，分割成一颗颗单独的晶粒，再按其电气特性分类，装入不同的托盘中，不合格的晶粒则舍弃。
3、构装工序：就是将单个的晶粒固定在塑胶或陶瓷制的芯片基座上，并把晶粒上蚀刻出的一些引接线端与基座底部伸出的插脚连接，以作为与外界电路板连接之用，最后盖上塑胶盖板，用胶水封死。其目的是用以保护晶粒避免受到机械刮伤或高温破坏。到此才算制成了一块集成电路芯片（即我们在电脑里可以看到的那些黑色或褐色，两边或四边带有许多插脚或引线的矩形小块）。
4、测试工序：芯片制造的最后一道工序为测试，其又可分为一般测试和特殊测试，前者是将封装后的芯片置于各种环境下测试其电气特性，如消耗功率、运行速度、耐压度等。经测试后的芯片，依其电气特性划分为不同等级。而特殊测试则是根据客户特殊需求的技术参数，从相近参数规格、品种中拿出部分芯片，做有针对性的专门测试，看是否能满足客户的特殊需求，以决定是否须为客户设计专用芯片。经一般测试合格的产品贴上规格、型号及出厂日期等标识的标签并加以包装后即可出厂。而未通过测试的芯片则视其达到的参数情况定作降级品或废品


1、 表面清洗2、 初次氧化
3、 CVD(Chemical Vapor deposition) 法沉积一层 Si3N4 (Hot CVD 或 LPCVD) 。
（1）常压 CVD (Normal Pressure CVD)
（2）低压 CVD (Low Pressure CVD)
（3）热 CVD (Hot CVD)/(thermal CVD)
（4）电浆增强 CVD (Plasma Enhanced CVD)
（5）MOCVD (Metal Organic   CVD) & 分子磊晶成长 (Molecular Beam Epitaxy)
（6）外延生长法 (LPE)
4、 涂敷光刻胶
（1）光刻胶的涂敷
（2）预烘 (pre bake)
（3）曝光
（4）显影
（5）后烘 (post bake)
（6）腐蚀 (etching)
（7）光刻胶的去除
5、 此处用干法氧化法将氮化硅去除
6 、离子布植将硼离子 (B+3) 透过 SiO2 膜注入衬底，形成 P 型阱
7、 去除光刻胶，放高温炉中进行退火处理
8、 用热磷酸去除氮化硅层，掺杂磷 (P+5) 离子，形成 N 型阱
9、 退火处理，然后用 HF 去除 SiO2 层
10、干法氧化法生成一层 SiO2 层，然后 LPCVD 沉积一层氮化硅
11、利用光刻技术和离子刻蚀技术，保留下栅隔离层上面的氮化硅层
12、湿法氧化，生长未有氮化硅保护的 SiO2 层，形成 PN 之间的隔离区
13、热磷酸去除氮化硅，然后用 HF 溶液去除栅隔离层位置的 SiO2 ，并重新生成品质更好的 SiO2 薄膜 , 作为栅极氧化层。
14、LPCVD 沉积多晶硅层，然后涂敷光阻进行光刻，以及等离子蚀刻技术，栅极结构，并氧化生成 SiO2 保护层。
15、表面涂敷光阻，去除 P 阱区的光阻，注入砷 (As) 离子，形成 NMOS 的源漏极。用同样的方法，在 N 阱区，注入 B 离子形成 PMOS 的源漏极。
16、利用 PECVD 沉积一层无掺杂氧化层，保护元件，并进行退火处理。
17、沉积掺杂硼磷的氧化层
18、濺镀第一层金属
（1） 薄膜的沉积方法根据其用途的不同而不同，厚度通常小于 1um 。
（2） 真空蒸发法（ Evaporation Deposition ）
（3） 溅镀（ Sputtering Deposition ）
19、光刻技术定出 VIA 孔洞，沉积第二层金属，并刻蚀出连线结构。然后，用 PECVD 法氧化层和氮化硅保护层。 20、光刻和离子刻蚀，定出 PAD 位置
21、最后进行退火处理，以保证整个 Chip 的完整和连线的连接性






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