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设计代码
`timescale 1ns / 1ps module waterlight( input clk, input[4:0] sw, input rset, output reg [7:0] outled ); reg[28:0] counter;//计数模块 wire [7:0] outledload; reg clk_n; parameter tims=29'd1000_000-1; always @(posedge clk or negedge rset) begin if(!rset) counter<=28'b0; else if (counter==tims) begin counter<=28'b0; end else begin counter<=counter+1; end end //always @ (posedge clk ) //begin //if(!rset) //begin //case (sw[0]) //1'b1 :outledload=8'b1000_0000; //1'b0 :outledload=8'b0111_1111; //endcase //end // else outledload<=8'b0000_0000; //end assign outledload= sw[1]?8'b1000_0000:8'b0111_1111; always @ (posedge clk or negedge rset) begin if (sw[1])//left circle begin if (!rset) begin outled=outledload; end else if (counter==tims) begin case (sw[4:2]) 3'b000: outled<={outled[6:0],outled[7]}; 3'b001: outled<={outled[5:0],outled[7:6]}; 3'b010: outled<={outled[4:0],outled[7:5]}; 3'b011: outled<={outled[3:0],outled[7:4]}; 3'b100: outled<={outled[2:0],outled[7:3]}; 3'b101: outled<={outled[1:0],outled[7:2]}; 3'b110: outled<={outled[0],outled[7:1]}; default: outled<=8'b1000_0000; endcase end else outled<=outled; end else begin //right circle if (!rset) begin outled=outledload; end else if (counter==tims) case (sw[4:2]) 3'b000: outled<={outled[0],outled[7:1]}; 3'b001: outled<={outled[1:0],outled[7:2]}; 3'b010: outled<={outled[2:0],outled[7:3]}; 3'b011: outled<={outled[3:0],outled[7:4]}; 3'b100: outled<={outled[4:0],outled[7:5]}; 3'b101: outled<={outled[5:0],outled[7:6]}; 3'b110: outled<={outled[6:0],outled[7]}; default: outled<=8'b1000_0000; endcase else outled<=outled; end end endmodule 仿真文件 `timescale 1ns / 1ps module waterlight_tb( ); reg clk, rset; reg [4:0]sw; wire [7:0] outled; parameter delay=10; waterlight u1( clk, sw, rset, outled ); initial fork clk=0; forever #(delay) clk=~clk; rset=0; # (10*delay) rset=1; sw=5'b00110; join endmodule 
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2个回答
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本帖最后由 卿小小_9e6 于 2020-12-26 14:09 编辑
应该是软件设置的问题。你综合后仿真时显示的波形不全，让它“Zoom Fit”即可。 //------代码没有大的问题 代码里有两段复位处理不太规范（不影响逻辑框架），可酌情考虑是否更改。
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3 条评论
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之前一段时间 找出原因了 因为 逻辑上的不严谨。复位的优先级低了。导致程序达不到预想效果。
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