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[问答] 基于KC705和Vivado2016.3的定制Kintex板PCI-express设计?
11 xilinx KC705
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亲爱的社区,
我目前正在调试基于KC705和Vivado2016.3的定制Kintex板PCI-express设计。
使用PCIe IP参考设计,我无法在计算机FPGA板之间建立链接,调试我已经将问题追溯到CPLL块的实现。
CPLLLOCK信号永远不会变高。
在设计中:
初始化序列是预期的序列以及应用的复位(根据工作模拟以及xilinx Answer 56616参考波形进行检查)
实现后,我可以看到100MHzPCIe时钟进入预期的GTREFCLK0输入,并且CPLLREFCLKSEL配置为3'b001值。
(考虑到它是参考设计,没有任何惊喜)
CPLL_FBDIV,CPLL_FBDIV_45等配置为实现2.5 Gbps通道速率,CPLL VCO在范围内。
深入研究debugI已探测到CPLLREFCLKLOST和CPLLFBCLKLOST我可以看到以下行为:
重置CPLL后:
CPLLREFCLKLOST保持低位
CPLLFBCLKLOST保持高位
基于UG476:
CPLLFBCLKLOST“此信号为高电平表示从CPLL反馈分频器到CPLL的相位频率检测器的反馈时钟丢失”
我已经通过了UG476,Xilinx答案56616并引用了UG,但我不知道这种行为会出现什么问题。
任何想法如何遵循?
提前致谢 :)
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2020-8-26 13:08:13   评论 分享淘帖 邀请回答

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4个回答
这是与硬件相关的问题。
新的电路板已经解决了这个问题,旧电路板上有一些BGA引脚被错误地焊接而且电源没有到达收发器。
问候,
在原帖中查看解决方案
2020-8-26 13:17:24 评论

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KC705板上的时钟源是什么?
你从哪里得到100mhz时钟?
您确定它被分配到XDC文件中的正确引脚吗?
2020-8-26 13:33:26 评论

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嗨,
谢谢回复。
是的,我检查了XDC和时钟引脚以及收发器的REFCLKSEL信号。
100Mhz时钟来自PCIe连接器的100Mhz RefClk。
还使用外部100Mhz时钟发生器进行了测试,但收发器中的行为相同。
实施后,已检查XDC中的时钟引脚。
PCIe refclk时钟本身正在到达FPGA的内部,我已经通过逻辑将其路由并将其输出到另一个bank中,以确保FPGA正在检测时钟。
我可以测量它并用它来驱动我的内部逻辑,但CPLL似乎不喜欢它。
谢谢您的帮助!
2020-8-26 13:50:27 评论

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这是与硬件相关的问题。
新的电路板已经解决了这个问题,旧电路板上有一些BGA引脚被错误地焊接而且电源没有到达收发器。
问候,
2020-8-26 13:59:53 评论

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