完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
我正在阅读UG901,v2016.4
在页70上有一个BUFT和OBUFT原语的描述。 我试图在UG953(7系列库指南)中找到这些,但我没有找到描述。 我正在使用Zynq设备(基于Artix 7),它有BUFT和OBUFT原语吗? 如果存在BUFT,我可以将它用作例如:我有一个带有多个外设的软核处理器,用不同的HDL模块实现。 这些模块可以驱动一个共同的“外围数据总线”,具体取决于它们是否被寻址。 非寻址模块将其数据置于“三态”,因此它们不会干扰并行存储在数据总线上的其他模块? (我想要明白BUFT后来在UG901描述的LUT中转换为逻辑,但'编码明智'你可以设计一个明显设计内部(模拟)三态总线? **如果答案是有帮助的话,那就是kudo。 如果您的问题得到解答,请接受解决方案 |
|
相关推荐
8个回答
|
|
@ronnywebers在任何最新的Xilinx FPGA中都没有内部三态组件。
即使它们存在,在芯片内部使用它们也不是一个好主意。 将三态总线转换为具有一个热选择的单点多路复用器相对容易(即使用三态使能作为多路复用器选择,因为只有一个器件应该被启用到三态总线,同样只有一个 也应该在多路复用器的输出端选择器件)。 然而,将1-hot使能转换为编码选择信号可能在将其传送到单个多路复用点以及多路复用器的逻辑方面节省相当多的逻辑。 当然OBUFT仍然可用。 - 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 在原帖中查看解决方案 |
|
|
|
嗨@ronnywebers,
不,Vivado中没有BUFT原语。 cf UG911 p105(链接): 只有OBUFT cf UG768(链接) # 问候, 弗洛朗 FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------ -------------------------------------------------- ----------------------------不要忘记回复,kudo,并接受作为解决方案。 |
|
|
|
@ronnywebers在任何最新的Xilinx FPGA中都没有内部三态组件。
即使它们存在,在芯片内部使用它们也不是一个好主意。 将三态总线转换为具有一个热选择的单点多路复用器相对容易(即使用三态使能作为多路复用器选择,因为只有一个器件应该被启用到三态总线,同样只有一个 也应该在多路复用器的输出端选择器件)。 然而,将1-hot使能转换为编码选择信号可能在将其传送到单个多路复用点以及多路复用器的逻辑方面节省相当多的逻辑。 当然OBUFT仍然可用。 - 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
|
|
|
谢谢@ muzaffer,我对你对'单点多路复用器的单点多路复用'的解释有点困惑,你的意思是这样的多路复用器?
所以8个设备的数据总线进入I0 .. I7,输出总线是F? 但是这里“路由”总线的多路复用器选择信号是一个3位向量,我想要理解你的意思是这是一个8位向量,一个热编码? **如果答案是有帮助的话,那就是kudo。 如果您的问题得到解答,请接受解决方案 |
|
|
|
@ronnywebersyes是一个这样的多路复用器,但有一个热选择而不是编码。
单热选择的原因是启用三态输出。 总线上的N个设备有N个使能,只有一个驱动总线。 该方案允许将三态总线轻松转换为多路总线 - 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
|
|
|
感谢@ muzaffer澄清 - 我认为N个使能信号是由地址解码器产生的,地址解码器为每个地址范围产生一个热的使能信号?
为什么不能使用3比特值来实现3到8多路复用? 因为8个使能信号到每个外设? **如果答案是有帮助的话,那就是kudo。 如果您的问题得到解答,请接受解决方案 |
|
|
|
@ronnywebers我认为我不清楚。
我以为已经有一辆三州巴士了。 这将要求所有设备都有自己的启用,因此单热选择已经存在。 当然,如果已经存在编码的从选择,则可以按原样使用它来控制多路复用器。 - 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
|
|
|
谢谢@ muzaffer,现在我明白了你的意思:-)我确实在思考FPGA中的内部总线,而不是外部总线。
但很明显,谢谢! **如果答案是有帮助的话,那就是kudo。 如果您的问题得到解答,请接受解决方案 |
|
|
|
只有小组成员才能发言,加入小组>>
2163 浏览 7 评论
2605 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2079 浏览 9 评论
3149 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2193 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
423浏览 1评论
1523浏览 1评论
在使用xc5vsx95T时JTAG扫片不成功,测量TDO无信号输出
2177浏览 0评论
508浏览 0评论
1641浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-4-24 17:51 , Processed in 0.939627 second(s), Total 52, Slave 46 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号