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电子发烧友论坛|
大家好，
最近，我们1岁的设计开始行为不端。 我们正在使用装有Artix 7设备的定制板。 设计包括许可的TEMAC IP。 我们有两个以太网端口，我们基本上传输，过滤这些端口之间的某些IP数据包。 最近，生成的比特流开始产生像数据包损坏一样的损坏结果。 相同的比特流可以在相同硬件版本的不同板上产生不同的结果。 此外，在设计的不相关部分中产生小的差异会导致以太网功能从合成到合成变得腐败。 我搜索并试图实现正确的CDC，时序约束，同步重置但无济于事。 一个常见的行为是以太网数据包损坏，但它是如此具体，以至于它可能提供我的问题的线索。 有时，只有以太网数据包的MSB被破坏，进入相反的位值。 当我对设计中不相关的部分进行一些小改动时，可以得到纠正。 此外，大多数时候尝试使用Chipscope分析问题从设计中消除了问题。 所以我无法确定问题的原因。 我想我有时会得到幸运/不幸的位置，这意味着设计不足/过度/过度约束。 我使用set_max_delay -datapathonly约束异步时钟。 我怀疑问题出在FIFO重置，所以我已经同步重新设计了它们。 如果有经验的人能指出我正确的方向，我可以进一步调查和解决我们遇到的问题，我会很高兴。 最好的祝福。 
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4个回答
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男，
你所描述的往往是时间不满足的结果，是真的。 但是，我认为你已经走了那条路无济于事。 设计表现不佳的下一个最大原因是信号完整性。 信号完整性包括过多的抖动问题，这些问题会导致错过定时。 例如，尝试将system_jitter值设置为300 ps（默认值为100 ps）。 如果“修复”问题，我建议实际测量系统抖动，放入工具，然后重新设计，以便您知道自己没问题。 Austin Lesea主要工程师Xilinx San Jose |
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过去两周我一直在研究这个问题。
我实际测量了系统抖动（400 ps）并将其放入设计中，但这似乎并没有解决我的问题。 我们一直与硬件工程师合作，检查电源轨的电平和毛刺。 我重新设计了TEMAC的设计部分，但问题似乎还在继续。 当发生随机故障时，在某些板上使用相同的配置比特流，以太网数据包输出就像这样。 Board＃1：正确的数据输出：01 02 03 04 05 06 ... Board＃2：损坏的数据输出：01 12 03 14 05 16 ... 谢谢。 |
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男，
我预计如果抖动导致定时故障，400ps设置为系统抖动将从默认值改善（错误发生频率较低）。 如果是这样，请输入更大的值（600ps）。 如果不是更好，温度不会使它变得更好或更糟，那么它可能是时钟跨越域问题。 在设计中查找时钟域之间的数据路径。 Austin Lesea主要工程师Xilinx San Jose |
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@mcetinsoyhow你在处理异步时钟吗？
你有正确设计的异步fifos吗？ 如果要在时钟域之间传输多个位总线，则set_max_delay -datapath_only不够。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
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