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X，
如：从PROG_b断言到IO三倍的时间规范？ 见表8，ug470。 看起来这是一个CCLK（请参阅CCLK规范的数据表，您需要查看您是模式的主设备还是从设备）加上延迟。 一旦一个CCLK周期，全局三态被断言，并且传播到所有IOB的时间不到10ns。 如果是主模式，那么你需要知道最慢的内部CCLK频率，应该在数据表中。 或者，你想测量它吗？ 要知道IO何时达到triststae，请将其连接到两个电阻器：一个1K接地，一个1K到Vcco。 问题IO引脚。 它将从高或低开始（在配置时将其编程为）。 将PROG_b拉低，IO将变为1/2 Vcco，表示它现在为三态。 Austin Lesea主要工程师Xilinx San Jose |
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根据ug470，引脚应在“清除配置存储器”阶段处于三态，这是在CCLK被熄灭之前。
以下是从ug470复制的： 在使用JTAG JPROGRAM指令或IPROG命令后，或者在回退重试配置序列期间，在PROGRAM_B引脚脉冲为低电平后，器件上电后，器件存储器将被顺序清零。 块RAM被复位到初始状态，并且通过断言全局置位复位（GSR）重新初始化触发器。 在此期间，通过使用全局三态（GTS），I / O被置于High-Z状态，除了Configuration和JTAG引脚。 但是我无法找到从PROGRAM_B到GTS的时序图。 XZ |
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X，
在我的回答中，显示了时间（只是没有数字）。 显然最坏的情况是一个CCLK，然后在PROG_b被置位后（在配置之后）延迟。 上电是完全不同的（不使用PROG_b，INIT_b用于延迟（延迟）配置）。 由于内部CCLK非常不精确，因此很难对最坏情况的响应进行数字处理。 一般来说，如果不重要（没有人真正关心）我们不会指定一个数字，因为它必须得到保证， Austin Lesea主要工程师Xilinx San Jose |
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图像PROGRAM_B从外部上拉，LOW状态由其自身通过其他数据路径生成。
最小延迟很重要。 如果Xilinx没有这样的数字，则需要在两者之间添加> 250ns的延迟器件。 |
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X，
正如我所说的，如果它对某人很重要，那么它就会被指定。 我仍然没有意识到这很重要。 你究竟在做什么，为什么需要知道所有输出上从PROG_b下降沿到三态的延迟？ 如果您的用例是有价值的，那么我们将找到答案（超出已经陈述的最坏情况主CCLK最长时段+ 10ns用于信号传播）。 由于没有具体说明，很难说自1984年（我们的第一个FPGA设备）和数十亿个装运设备（从那时起）你就有了一些新的重要应用。 不是说你没有，但考虑到你的问题可能有另一个解决方案（每个人都已经使用过）。 Austin Lesea主要工程师Xilinx San Jose |
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我对最大延迟没有兴趣，但是最小延迟，因为T_PROGRAM min是250ns。如果Xilinx没有它，那么让我们停止这个线程。
与Xilinx发布的许多设备无关。 就如此容易。 |
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X，
最小延迟。 好的，这更容易：小部件不到5ns。 如果您在正确的时间捕获CCLK，则逻辑直接开始配置。 逻辑非常简单，基本上是控制全局三态的DFF的异步复位。 我知道您不愿透露您的申请。 好。 Austin Lesea主要工程师Xilinx San Jose |
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