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Altera FPGA IP LVDS TX 数据输出时间比时钟上升沿晚 一个core clock,请问怎样解决

454 FPGA
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2020-7-19 22:30:56   1 评论 分享淘帖 邀请回答
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这个IP没有搞过,只是提几个参考点:
//----------------------------
01.LVDS是差分电平,理论上来讲,引脚端的差分信号不可以实际抓取,只能仿真。
02.仿真时,在初始化(CORE/TX/RX等的初始化)阶段,tx/rx的引脚电平是0/1切换,用来底层的同步(实际运行的时候示波器测量也是0/1切换)。
//---
03.单纯看数据,你的仿真截图tx前四个时钟周期数据是0000-1111-1111-0011,这对于差分信号的初始化来讲没有问题。其中,第一组数据的触发时钟应该是更早一些(类似于0.1/0.2的时钟周期),处在一个时钟周期的中间某个位置(截图不全,没有显示时间标度)。
2020-7-21 09:54:47 1 评论

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1、配置成Txcoreclock;

2、Tx_out 要比Txclock_out 晚6个周期输出,我想这个 可能与数据宽度相关(有待继续琢磨),见图1;
3、数据变化后要3个Txclock_out 周期才能输出,见图2;
4、最重要一点:Txclock_out  是高电平的第3位开始,见图3.
图3.png
图2.png
图1.png
2020-7-24 19:20:21 评论

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