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【每周FPGA案例】定时转换的LED交通灯2

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2020-7-16 16:41:35 1674 FPGA

状态机实现的LED交通灯2

--作者：肖肖肖

本文为明德扬原创及录用文章，转载请注明出处！

1.1 总体设计1.1.1 概述

发光二极管简称为LED，是一种常用的发光器件，通过电子与空穴复合释放能量发光，可以高效的将电能转化为光能，在现代社会具有广泛的用途，如照明、平板显示、医疗器件等。可通过高低电平的变化来控制LED灯的明灭状态，当输出信号为低电平时，LED灯亮，反之，当输出信号为高电平时，LED灯灭。

1.1.2 设计目标

内容：开发板上有红黄绿 LED 灯各四个，分别放在东西南北方向。参考交通灯的情况，即每个方向都是绿灯亮 10 秒，然后黄灯亮 5 秒，然后红灯亮 15 秒。绿灯按照东西和南北的顺序依次亮。

具体思路：

1. 首先分东西方向和南北方向来设计电路。设计两个不同的状态机来指示不同的状态。东西方向的灯状态相同，南北方向的灯状态相同。

2. 4个方向的灯依次为红绿黄的依次循环时间为 15+10+5=30 秒，所以可以设计一个计数器，计时 30 秒钟，表示一个循环。计数器可以分两个写，一个计时 1秒，一个计时 30秒。

3. 然后再根据计数器的计数值的不同，决定状态机的不同状态。

4. 首先设计东西方向的状态机，复位的时候，绿灯亮，计数器计到 10 秒，黄灯亮，计到15 秒，红灯亮，计满 30 秒，又是绿灯亮......依次循环。

5. 接着设计南北方向的状态机，复位的时候，红灯亮，计数器计到15 秒，绿灯亮，计到20 秒，黄灯亮，计满 30 秒，又是红灯亮......依次循环。

1.1.3信号列表

信号名	I/O	位宽	定义
clk	I	1	系统工作时钟 50M
rst_n	I	1	系统复位信号，低电平有效
led_east	O	3	3 比特信号，表示东面三个 led 灯，最高位为红灯，最低位为绿灯，低电平时灯亮。
led_south	O	3	3 比特信号，表示南面三个 led 灯，最高位为红灯，最低位为绿灯，低电平时灯亮。
led_west	O	3	3 比特信号，表示西面三个 led 灯，最高位为红灯，最低位为绿灯，低电平时灯亮。
led_north	O	3	3 比特信号，表示北面三个 led 灯，最高位为红灯，最低位为绿灯，低电平时灯亮。

1.1.4 设计思路

根据题目功能要求，东西南北四个方向LED灯按照“红灯-绿灯-黄灯”的顺序依次循环时间为 15+10+5=30 秒，所以可以设计一个计数器，计时 30 秒钟表示一个循环。该计数器可以分两个写，一个计时 1 秒，一个计时 30秒。

因为在数字电路中的延时都是通过计数器实现的，计数器*时钟周期=延时时间。本模块中，由于输入时钟是50MHz，时钟周期为20ns，功能要求每1秒变化一次。我们通过counter来表示延时，当其值为1s/20ns=5000_0000时，表示1秒时间到。

两个计数器的架构图：

时钟计数器counter：该计数器用于计算1s的时钟个数，加一条件为1，表示一直计数；数到5000_0000下，则表示数到1秒的时间了。

秒计数器：该计数器用于计算1个周期内三色LED按顺序各点亮1次的时间，1周期的时间为30秒，加一条件为时钟计数器的结束条件，表示时钟计数器每数完1s，秒计数器计数加一；数到30下，则表示数到30秒的时间了。

下面是两个计数器的代码：

parameter COUNT_tiME = 26'd5000_0000;
parameter CYCLE_TIME = 5'd30 ;
parameter COUNT_WID = 26 ;
parameter SEC_WID = 5 ;
reg [COUNT_WID-1:0] counter ;
wire add_counter ;
wire end_counter ;
reg [SEC_WID-1:0] second ;
wire add_second ;
wire end_second ;
always @(posedge clk or negedge rst_n)begin
if (rst_n==0) begin
counter <= 0;
end
else if(add_counter) begin
if(end_counter)
counter <= 0;
else
counter <= counter+1 ;
end
end
assign add_counter = 1;
assign end_counter = add_counter && counter == COUNT_TIME-1 ;
always @(posedge clk or negedge rst_n)begin
if (rst_n==0) begin
second <= 0;
end
else if(add_second) begin
if(end_second)
second <= 0;
else
second <= second+1 ;
end
end
assign add_second = end_counter;
assign end_second = add_second && second == CYCLE_TIME-1 ;

复制代码

按照题目要求：分东西方向和南北方向来设计电路，因此设计两个不同的状态机来指示不同的状态——同一时间内，东西方向的灯状态相同，南北方向的灯状态相同。

两个状态机的架构：

东西方向的状态机：该状态机用于设定东西方向LED的颜色跳转状态。

1) 上电后，就跳转到绿灯亮状态，绿灯亮；

2) 10 秒后，黄灯亮，跳转条件为秒计数器计数10下，即add_second &&second==10-1，则表示数到10秒了；

3) 5 秒后，红灯亮，跳转条件为秒计数器计数15下，即add_second &&second==15-1，则表示数到15秒了；

4) 15 秒后，又是绿灯亮，跳转条件为秒计数器计满30下，即add_second &&second==30-1，则表示数到30秒了......依次循环。

南北方向的状态机：该状态机用于设定南北方向LED的颜色跳转状态。

1) 上电后，就跳转到红灯亮状态，红灯亮；

2) 15 秒后，绿灯亮，跳转条件为秒计数器计数15下，即add_second &&second==15-1，则表示数到15秒了；

3) 10 秒后，黄灯亮，跳转条件为秒计数器计数25下，即add_second &&second==25-1，则表示数到25秒了；

4) 5 秒后，又是红灯亮，跳转条件为秒计数器计满30下，即add_second &&second==30-1，则表示数到30秒了......依次循环。

下面是东西、南北方向的两个状态机代码：

parameter LED_NUM = 3 ;
parameter STA_W = 2 ;
parameter STA_G = 2'd1 ;
parameter STA_Y = 2'd2 ;
parameter STA_R = 2'd3 ;
parameter GREEN = 3'b110 ;
parameter YELLOW = 3'b101 ;
parameter RED = 3'b011 ;
input clk ;
input rst_n ;
output [LED_NUM-1:0] led_east ;
output [LED_NUM-1:0] led_south ;
output [LED_NUM-1:0] led_west ;
output [LED_NUM-1:0] led_north ;
reg [LED_NUM-1:0] led_east ;
reg [LED_NUM-1:0] led_south ;
reg [LED_NUM-1:0] led_west ;
reg [LED_NUM-1:0] led_north ;
reg [COUNT_WID-1:0] counter ;
wire add_counter ;
wire end_counter ;
reg [SEC_WID-1:0] second ;
wire add_second ;
wire end_second ;
reg [STA_W-1:0] ew_state_c ;
reg [STA_W-1:0] ew_state_n ;
wire idle2sta_g_start_ew ;
wire sta_g2sta_y_start_ew ;
wire sta_y2sta_r_start_ew ;
wire sta_r2sta_g_start_ew ;
reg [STA_W-1:0] sn_state_c ;
reg [STA_W-1:0] sn_state_n ;
wire idle2sta_r_start_sn ;
wire sta_r2sta_g_start_sn ;
wire sta_g2sta_y_start_sn ;
wire sta_y2sta_r_start_sn ;
always @(posedge clk or negedge rst_n) begin
if (rst_n==0) begin
counter <= 0;
end
else if(add_counter) begin
if(end_counter)
counter <= 0;
else
counter <= counter+1 ;
end
end
assign add_counter = 1;
assign end_counter = add_counter && counter == COUNT_TIME-1 ;
always @(posedge clk or negedge rst_n) begin
if (rst_n==0) begin
second <= 0;
end
else if(add_second) begin
if(end_second)
second <= 0;
else
second <= second+1 ;
end
end
assign add_second = end_counter;
assign end_second = add_second && second == CYCLE_TIME-1 ;
always @(posedge clk or negedge rst_n) begin
if (rst_n==0) begin
ew_state_c <= STA_G ;
end
else begin
ew_state_c <= ew_state_n;
end
end
always @(*) begin
case(ew_state_c)
STA_G :begin
if(sta_g2sta_y_start_ew)
ew_state_n = STA_Y ;
else
ew_state_n = ew_state_c ;
end
STA_Y :begin
if(sta_y2sta_r_start_ew)
ew_state_n = STA_R ;
else
ew_state_n = ew_state_c ;
end
STA_R :begin
if(sta_r2sta_g_start_ew)
ew_state_n = STA_G ;
else
ew_state_n = ew_state_c ;
end
default : ew_state_n = STA_G ;
endcase
end
assign sta_g2sta_y_start_ew = ew_state_c==STA_G && add_second && second == 10-1;
assign sta_y2sta_r_start_ew = ew_state_c==STA_Y && add_second && second == 15-1;
assign sta_r2sta_g_start_ew = ew_state_c==STA_R && add_second && second == 30-1;
always @(posedge clk or negedge rst_n)begin
if(rst_n==1'b0)begin
led_east<=GREEN;
end
else if(ew_state_c==STA_G)begin
led_east<=GREEN;
end
else if(ew_state_c==STA_Y)begin
led_east<=YELLOW;
end
else if(ew_state_c==STA_R)begin
led_east<=RED;
end
else begin
led_east<=GREEN;
end
end
always @(posedge clk or negedge rst_n)begin
if(rst_n==1'b0)begin
led_west<=GREEN;
end
else if(ew_state_c==STA_G)begin
led_west<=GREEN;
end
else if(ew_state_c==STA_Y)begin
led_west<=YELLOW;
end
else if(ew_state_c==STA_R)begin
led_west<=RED;
end
else begin
led_west<=GREEN;
end
end
always @(posedge clk or negedge rst_n) begin
if (rst_n==0) begin
sn_state_c <= STA_R ;
end
else begin
sn_state_c <= sn_state_n;
end
end
always @(*) begin
case(sn_state_c)
STA_R :begin
if(sta_r2sta_g_start_sn)
sn_state_n = STA_G ;
else
sn_state_n = sn_state_c ;
end
STA_G :begin
if(sta_g2sta_y_start_sn)
sn_state_n = STA_Y ;
else
sn_state_n = sn_state_c ;
end
STA_Y :begin
if(sta_y2sta_r_start_sn)
sn_state_n = STA_R ;
else
sn_state_n = sn_state_c ;
end
default : sn_state_n = STA_R ;
endcase
end
assign sta_r2sta_g_start_sn = sn_state_c==STA_R && add_second && second == 15-1;
assign sta_g2sta_y_start_sn = sn_state_c==STA_G && add_second && second == 25-1;
assign sta_y2sta_r_start_sn = sn_state_c==STA_Y && add_second && second == 30-1;
always @(posedge clk or negedge rst_n)begin
if(rst_n==1'b0)begin
led_south<=RED;
end
else if(sn_state_c==STA_G)begin
led_south<=GREEN;
end
else if(sn_state_c==STA_Y)begin
led_south<=YELLOW;
end
else if(sn_state_c==STA_R)begin
led_south<=RED;
end
else begin
led_south<=GREEN;
end
end
always @(posedge clk or negedge rst_n)begin
if(rst_n==1'b0)begin
led_north<=RED;
end
else if(sn_state_c==STA_G)begin
led_north<=GREEN;
end
else if(sn_state_c==STA_Y)begin
led_north<=YELLOW;
end
else if(sn_state_c==STA_R)begin
led_north<=RED;
end
else begin
led_north<=GREEN;
end
end
endmodule

复制代码

1.1.5参考设计代码

module traf_light2(
clk ,
rst_n ,
led_east ,
led_south ,
led_west ,
led_north
);
parameter COUNT_TIME = 26'd5000_0000;
parameter CYCLE_TIME = 5'd30 ;
parameter COUNT_WID = 26 ;
parameter SEC_WID = 5 ;
parameter LED_NUM = 3 ;
parameter STA_W = 2 ;
parameter STA_G = 2'd1 ;
parameter STA_Y = 2'd2 ;
parameter STA_R = 2'd3 ;
parameter GREEN = 3'b110 ;
parameter YELLOW = 3'b101 ;
parameter RED = 3'b011 ;
input clk ;
input rst_n ;
output [LED_NUM-1:0] led_east ;
output [LED_NUM-1:0] led_south ;
output [LED_NUM-1:0] led_west ;
output [LED_NUM-1:0] led_north ;
reg [LED_NUM-1:0] led_east ;
reg [LED_NUM-1:0] led_south ;
reg [LED_NUM-1:0] led_west ;
reg [LED_NUM-1:0] led_north ;
reg [COUNT_WID-1:0] counter ;
wire add_counter ;
wire end_counter ;
reg [SEC_WID-1:0] second ;
wire add_second ;
wire end_second ;
reg [STA_W-1:0] ew_state_c ;
reg [STA_W-1:0] ew_state_n ;
wire idle2sta_g_start_ew ;
wire sta_g2sta_y_start_ew ;
wire sta_y2sta_r_start_ew ;
wire sta_r2sta_g_start_ew ;
reg [STA_W-1:0] sn_state_c ;
reg [STA_W-1:0] sn_state_n ;
wire idle2sta_r_start_sn ;
wire sta_r2sta_g_start_sn ;
wire sta_g2sta_y_start_sn ;
wire sta_y2sta_r_start_sn ;
always @(posedge clk or negedge rst_n) begin
if (rst_n==0) begin
counter <= 0;
end
else if(add_counter) begin
if(end_counter)
counter <= 0;
else
counter <= counter+1 ;
end
end
assign add_counter = 1;
assign end_counter = add_counter && counter == COUNT_TIME-1 ;
always @(posedge clk or negedge rst_n) begin
if (rst_n==0) begin
second <= 0;
end
else if(add_second) begin
if(end_second)
second <= 0;
else
second <= second+1 ;
end
end
assign add_second = end_counter;
assign end_second = add_second && second == CYCLE_TIME-1 ;
always @(posedge clk or negedge rst_n) begin
if (rst_n==0) begin
ew_state_c <= STA_G ;
end
else begin
ew_state_c <= ew_state_n;
end
end
always @(*) begin
case(ew_state_c)
STA_G :begin
if(sta_g2sta_y_start_ew)
ew_state_n = STA_Y ;
else
ew_state_n = ew_state_c ;
end
STA_Y :begin
if(sta_y2sta_r_start_ew)
ew_state_n = STA_R ;
else
ew_state_n = ew_state_c ;
end
STA_R :begin
if(sta_r2sta_g_start_ew)
ew_state_n = STA_G ;
else
ew_state_n = ew_state_c ;
end
default : ew_state_n = STA_G ;
endcase
end
assign sta_g2sta_y_start_ew = ew_state_c==STA_G && add_second && second == 10-1;
assign sta_y2sta_r_start_ew = ew_state_c==STA_Y && add_second && second == 15-1;
assign sta_r2sta_g_start_ew = ew_state_c==STA_R && add_second && second == 30-1;
always @(posedge clk or negedge rst_n)begin
if(rst_n==1'b0)begin
led_east<=GREEN;
end
else if(ew_state_c==STA_G)begin
led_east<=GREEN;
end
else if(ew_state_c==STA_Y)begin
led_east<=YELLOW;
end
else if(ew_state_c==STA_R)begin
led_east<=RED;
end
else begin
led_east<=GREEN;
end
end
always @(posedge clk or negedge rst_n)begin
if(rst_n==1'b0)begin
led_west<=GREEN;
end
else if(ew_state_c==STA_G)begin
led_west<=GREEN;
end
else if(ew_state_c==STA_Y)begin
led_west<=YELLOW;
end
else if(ew_state_c==STA_R)begin
led_west<=RED;
end
else begin
led_west<=GREEN;
end
end
always @(posedge clk or negedge rst_n) begin
if (rst_n==0) begin
sn_state_c <= STA_R ;
end
else begin
sn_state_c <= sn_state_n;
end
end
always @(*) begin
case(sn_state_c)
STA_R :begin
if(sta_r2sta_g_start_sn)
sn_state_n = STA_G ;
else
sn_state_n = sn_state_c ;
end
STA_G :begin
if(sta_g2sta_y_start_sn)
sn_state_n = STA_Y ;
else
sn_state_n = sn_state_c ;
end
STA_Y :begin
if(sta_y2sta_r_start_sn)
sn_state_n = STA_R ;
else
sn_state_n = sn_state_c ;
end
default : sn_state_n = STA_R ;
endcase
end
assign sta_r2sta_g_start_sn = sn_state_c==STA_R && add_second && second == 15-1;
assign sta_g2sta_y_start_sn = sn_state_c==STA_G && add_second && second == 25-1;
assign sta_y2sta_r_start_sn = sn_state_c==STA_Y && add_second && second == 30-1;
always @(posedge clk or negedge rst_n)begin
if(rst_n==1'b0)begin
led_south<=RED;
end
else if(sn_state_c==STA_G)begin
led_south<=GREEN;
end
else if(sn_state_c==STA_Y)begin
led_south<=YELLOW;
end
else if(sn_state_c==STA_R)begin
led_south<=RED;
end
else begin
led_south<=GREEN;
end
end
always @(posedge clk or negedge rst_n)begin
if(rst_n==1'b0)begin
led_north<=RED;
end
else if(sn_state_c==STA_G)begin
led_north<=GREEN;
end
else if(sn_state_c==STA_Y)begin
led_north<=YELLOW;
end
else if(sn_state_c==STA_R)begin
led_north<=RED;
end
else begin
led_north<=GREEN;
end
end
endmodule