[问答]

创建半加法器的测试平台运行模拟出现错误的解决办法？

问答对人有帮助，内容完整，我也想知道答案 0 你好！我正在尝试创建半加法器的测试平台。在尝试运行模拟后，我收到此错误错误：[VRFC 10-91] half_adder未声明[D：/pankhuri_05/pankhuri_05.srcs/sim_1/new/ha_tb.vhd:50] 错误：[USF-XSim-62]'编译'步骤因错误而失败。请查看Tcl控制台输出或''文件以获取更多信息。这是我的代码库IEEE;使用IEEE.STD_LOGIC_1164.ALL; - 如果使用带有有符号或无符号值的算术函数，则取消注释以下库声明 - 使用IEEE.NUMERIC_STD.ALL; - 如果在此代码中实例化任何Xilinx叶子单元，则取消注释以下库声明.-- library UNISIM; - 使用UNISIM.VComponents.all; 实体ha_tb isend ha_tb; 架构ha_tb的行为isCOMPONENT ha_tbport（a：在std_logic中; b：在std_logic中; sum：out std_logic; carry：out std_logic）; end component; SIGNAL test_vector：STD_LOGIC_VECTOR（1 DOWNTO 0）; SIGNAL test_result：STD_LOGIC_vector（1 downto 0） ; beginuut：half_adderPORT MAP（A => test_vector（2），B => test_vector（1），sum => test_result（1），carry => test_result（0））; 测试：PROCESSbegin test_vector等待10ns; test_vector等待10ns; test_vector等待10ns; test_vector等待10ns;结束进程; 结束行为; ha_tb.vhd 2 KB 0
2020-5-25 12:31:46　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报梁峰相关推荐 • 什么是加法器？加法器的原理是什么？ 5103 • 什么类型的加法器将被合成到? 1644 • 放大器后面接加法器可以嘛？ 4252 • 加法器 4070 • 有谁懂模加法器的设计吗 4398 • OPA847搭建加法器问题 4685 • 加法器资料 3595 • 两个4位加法器级联构成一个8位加法器 verilog怎么写啊？！！ 17070 • 递归加法器树运行模拟时不确定 1194 • 加法器ICL7660M/TR芯片发热问题？ 2317 2个回答

答案对人有帮助，有参考价值 0 嗨@pankhuri，在ha_tb的体系结构中，您声明组件ha_tb，而它应该是半加器：组件ha_tb半加器是港口（问候，弗洛朗 FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------ -------------------------------------------------- ----------------------------不要忘记回复，kudo，并接受作为解决方案。在原帖中查看解决方案

2020-5-25 12:42:57 评论举报李琴

答案对人有帮助，有参考价值 0 嗨@pankhuri，在ha_tb的体系结构中，您声明组件ha_tb，而它应该是半加器：组件ha_tb半加器是港口（问候，弗洛朗 FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------ -------------------------------------------------- ----------------------------不要忘记回复，kudo，并接受作为解决方案。

2020-5-25 13:01:44 评论举报李琴