代码控制步进电机不起作用是哪里出了错？

嗨@ qbot，
请尝试以下代码：
库IEEE;使用IEEE.STD_LOGIC_1164.ALL; - 如果使用带有符号或无符号值的算术函数，则取消注释以下库声明 - 使用IEEE.NUMERIC_STD.ALL; - 如果实例化，则取消注释以下库声明 - 任何Xilinx
此代码中的叶子单元.--库UNISIM; - 使用UNISIM.VComponents.all;实体state_machine isPort（clk：IN STD_LOGIC; ena：IN STD_LOGIC; dir：IN STD_LOGIC; reset：IN STD_LOGIC; motor：OUT STD_LOGIC_VECTOR（3
downto 0））; end state_machine;架构state_machine的行为istype状态是（initial，move1，move2，move3，move4）; signal current_state，next_state：state; beginPROCESS（clk，reset）BEGINIF reset ='1'THENcurrent_state ELSIF（rising_edge）
（clk））THENcurrent_state结束if;结束过程;
process（clk，reset）begin CASE current_state ISWHEN initial => motor IF（ena ='1'and dir ='1'）THENnext_state else next_state END IF; WHEN move1 => motor IF（ena ='1'and dir ='
1'）THENnext_state elsif（ena ='1'和dir ='0'）然后next_state elsif ena ='0'然后next_state else next_state END IF; WHEN move2 => motor IF（ena ='1'和dir = '1
'）THENnext_state elsif（ena ='1'和dir ='0'）然后next_state elsif ena ='0'然后next_state else next_state END IF; WHEN move3 => motor IF（ena ='1'且dir ='1'
）THENnext_state elsif（ena ='1'和dir ='0'）然后next_state elsif ena ='0'然后next_state else next_state END IF; WHEN move4 => motor IF（ena ='1'和dir ='1'）
THENnext_state elsif（ena ='1'和dir ='0'）然后next_state elsif ena ='0'然后next_state else next_state END IF;
结束案例;结束过程;结束行为;
- 这是我实例化状态机和测试的代码：
库IEEE;使用IEEE.STD_LOGIC_1164.ALL; - 如果使用带有符号或无符号值的算术函数，则取消注释以下库声明 - 使用IEEE.NUMERIC_STD.ALL; - 如果实例化，则取消注释以下库声明 - 任何Xilinx
此代码中的叶子单元.--库UNISIM; - 使用UNISIM.VComponents.all;实体motor_control是 - 端口（clk：IN STD_LOGIC; - ena：IN STD_LOGIC; --dir：IN STD_LOGIC; --reset：
IN STD_LOGIC; - motor：OUT STD_LOGIC_VECTOR（3 downto 0））; end motor_control; architecture motor_control的行为是
component state_machine Port（clk：IN STD_LOGIC; ena：IN STD_LOGIC; dir：IN STD_LOGIC; reset：IN STD_LOGIC; motor：OUT STD_LOGIC_VECTOR（3 downto 0））; end component;
signal clk：std_logic; signal ena：std_logic; signal dir：std_logic; signal reset：std_logic; signal motor：std_logic_vector（3 downto 0）;
常数clk_t：time：= 1 ms;
signal new_clk1：std_logic; beginstate_machine1：state_machineport map（clk => clk，ena => ena，dir => dir，reset => reset，motor => motor）;
--clock_change1：clock_change - 端口映射（clk => clk， - reset => reset， - new_clk => new_clk1）; proces***eginclk等待clk_t / 2; clk等待clk_t / 2;结束进程;重置ena dir
结束行为;
谢谢，Arpan
谢谢，Arpan -----------------------------------------------
- - - - - - - - - - - - - - - - - - - - - - - -请注意-
如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .--------------------
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嗨@ qbot，
请尝试以下代码：
库IEEE;使用IEEE.STD_LOGIC_1164.ALL; - 如果使用带有符号或无符号值的算术函数，则取消注释以下库声明 - 使用IEEE.NUMERIC_STD.ALL; - 如果实例化，则取消注释以下库声明 - 任何Xilinx
此代码中的叶子单元.--库UNISIM; - 使用UNISIM.VComponents.all;实体state_machine isPort（clk：IN STD_LOGIC; ena：IN STD_LOGIC; dir：IN STD_LOGIC; reset：IN STD_LOGIC; motor：OUT STD_LOGIC_VECTOR（3
downto 0））; end state_machine;架构state_machine的行为istype状态是（initial，move1，move2，move3，move4）; signal current_state，next_state：state; beginPROCESS（clk，reset）BEGINIF reset ='1'THENcurrent_state ELSIF（rising_edge）
（clk））THENcurrent_state结束if;结束过程;
process（clk，reset）begin CASE current_state ISWHEN initial => motor IF（ena ='1'and dir ='1'）THENnext_state else next_state END IF; WHEN move1 => motor IF（ena ='1'and dir ='
1'）THENnext_state elsif（ena ='1'和dir ='0'）然后next_state elsif ena ='0'然后next_state else next_state END IF; WHEN move2 => motor IF（ena ='1'和dir = '1
'）THENnext_state elsif（ena ='1'和dir ='0'）然后next_state elsif ena ='0'然后next_state else next_state END IF; WHEN move3 => motor IF（ena ='1'且dir ='1'
）THENnext_state elsif（ena ='1'和dir ='0'）然后next_state elsif ena ='0'然后next_state else next_state END IF; WHEN move4 => motor IF（ena ='1'和dir ='1'）
THENnext_state elsif（ena ='1'和dir ='0'）然后next_state elsif ena ='0'然后next_state else next_state END IF;
结束案例;结束过程;结束行为;
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库IEEE;使用IEEE.STD_LOGIC_1164.ALL; - 如果使用带有符号或无符号值的算术函数，则取消注释以下库声明 - 使用IEEE.NUMERIC_STD.ALL; - 如果实例化，则取消注释以下库声明 - 任何Xilinx
此代码中的叶子单元.--库UNISIM; - 使用UNISIM.VComponents.all;实体motor_control是 - 端口（clk：IN STD_LOGIC; - ena：IN STD_LOGIC; --dir：IN STD_LOGIC; --reset：
IN STD_LOGIC; - motor：OUT STD_LOGIC_VECTOR（3 downto 0））; end motor_control; architecture motor_control的行为是
component state_machine Port（clk：IN STD_LOGIC; ena：IN STD_LOGIC; dir：IN STD_LOGIC; reset：IN STD_LOGIC; motor：OUT STD_LOGIC_VECTOR（3 downto 0））; end component;
signal clk：std_logic; signal ena：std_logic; signal dir：std_logic; signal reset：std_logic; signal motor：std_logic_vector（3 downto 0）;
常数clk_t：time：= 1 ms;
signal new_clk1：std_logic; beginstate_machine1：state_machineport map（clk => clk，ena => ena，dir => dir，reset => reset，motor => motor）;
--clock_change1：clock_change - 端口映射（clk => clk， - reset => reset， - new_clk => new_clk1）; proces***eginclk等待clk_t / 2; clk等待clk_t / 2;结束进程;重置ena dir
结束行为;
谢谢，Arpan
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谢谢

嗨@ qbot，
你的问题解决了吗？
如果是这样，请关闭此主题我的标记“接受为解决方案”的答案。
谢谢，Arpan
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None

嗨@ qbot，
粘贴Tcl控制台的输出。
谢谢，Arpan
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我已经解决了这个问题，谢谢

None