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你好,
我在学校做了一个测试,老师给了我们这个代码来制作一个频率分频器。 51.Process(CLK)52上。 变量计数:STD_LOGIC_VECTOR(24 downto 0); 53.begin54。 如果CLK'event和clk ='1'那么55。 count:= count + 1; 56.end if; 57.if count =“1011111010111100001000000”then58。 Puls 59. count:=“0000000000000000000000000”; 60.else61。 Puls 62.end if; 63.end process; 使用此代码我得到了以下错误: [Common 17-69]命令失败:合成失败 - 请参阅控制台或运行日志文件以获取详细信息 [Synth 8-944]运算符“+”的0个定义在这里匹配[EVA2.vhd 55] 我一直在这个论坛上寻找解决问题但这些解决方案没有帮助。 我有 使用IEEE.NUMERIC_STD.ALL; 启用。 所以我不知道我还能做些什么来解决这个问题。 友好的问候。 |
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C,
http://www.seas.upenn.edu/~ese171/vhdl/vhdl_primer.html#_Toc526061343 大量资源和如何编写VHDL的示例。 以上只是其中之一。 从头开始。 Austin Lesea主要工程师Xilinx San Jose |
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只有小组成员才能发言,加入小组>>
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