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电子发烧友论坛|
嗨，
我正在设计一块PCB板，与另一块板一起使用，将高速数据从FPGA发送到DAC。 现在FPGA已经在其板上布线，其中轨道已经单端匹配到45欧姆。 由于我将使用LVDS，我匹配我的轨道（在另一块将连接到FPGA板的板上），差分阻抗为120欧姆（DAC差分输入阻抗为120欧姆）。 因此肯定会出现一些反射（我显然想要最小化）。 为了获得这些反射幅度的粗略值，我想进行一些仿真，我需要在FPGA引脚处的IBUFDS缓冲器的输出阻抗（以检查从FPGA输出到磁道的匹配）。 任何人都知道我能找到这个，或者我应该假设这与差异相匹配。 80-100欧姆的阻抗？ [正如Xilinx建议的那样 - UG586，差分阻抗为80-100欧姆]。 我已经搜索了文档 - Artix 7 DataSheet DC和AC Switching Characteristics以及Artix 7 Series SelectIO但没有成功。 其他信息 - 典型差异轨道（在我的情况下）的总长度超过9厘米且小于13厘米。 有什么建议/意见吗？ 
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3个回答
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嗨Drinu8，
有关7系列的LVDS接口，请参阅第90页： http://www.xilinx.com/support/documentation/user_guides/ug471_7Series_SelectIO.pdf LVDS通常用于在电路板之间路由数据和时钟。由于LVDS信号的转换时间通常为500 ps，因此电气长度超过80 ps（1/6 of 500 ps）的所有电路走线必须视为传输线。 假设FR4 PCB（印刷电路板）传输线的传播延迟为165 ps /英寸，则在传输LVDS时，必须将1/2英寸的走线视为传输线。 同样，它取决于设计的叠加和阻抗，建议对标准LVDS使用100欧姆端接。 请参阅以下链接中的LVDS I / O标准的不同路由指南： http://www.xilinx.com/support/documentation/application_notes/xapp230.pdf 谢谢，Sarada 请注意 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。 在原帖中查看解决方案 |
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您可以从以下链接下载Artix-7 IBIS模型
http://www.xilinx.com/support/download/index.html/content/xilinx/en/downloadNav/device-models/ibis-models/artix-series-fpgas.html 仅供参考：信号完整性（SI）资源＆amp; 文档可以在下面的链接中找到 http://www.xilinx.com/products/technology/signal-integrity.html http://www.xilinx.com/products/design_resources/signal_integrity/resource/resources.htm _______________________________________________如果有助于解决您的查询，请将此帖子标记为“接受为解决方案”。 因此，它将有助于其他论坛用户直接参考答案。如果您认为该信息有用且面向答复，请给予此帖子称赞。 |
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嗨Drinu8，
有关7系列的LVDS接口，请参阅第90页： http://www.xilinx.com/support/documentation/user_guides/ug471_7Series_SelectIO.pdf LVDS通常用于在电路板之间路由数据和时钟。由于LVDS信号的转换时间通常为500 ps，因此电气长度超过80 ps（1/6 of 500 ps）的所有电路走线必须视为传输线。 假设FR4 PCB（印刷电路板）传输线的传播延迟为165 ps /英寸，则在传输LVDS时，必须将1/2英寸的走线视为传输线。 同样，它取决于设计的叠加和阻抗，建议对标准LVDS使用100欧姆端接。 请参阅以下链接中的LVDS I / O标准的不同路由指南： http://www.xilinx.com/support/documentation/application_notes/xapp230.pdf 谢谢，Sarada 请注意 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。 |
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