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当我尝试运行后合成功能sim时,我收到以下错误。
任何指针都会有所帮助。 启动静态elaborationCompleted static elaborationStarting仿真数据流分析完成仿真数据流分析ERROR:[XSIM 43-3294]信号EXCEPTION_ACCESS_VIOLATION received.Printing stacktrace ... [0](KiUserExceptionDispatcher + 0x2e)[0x77b01248] [1](memmove + 0x39)[0x7fef4e7c3b9] [2] [0xffffffb0] [3] [0x9c4000] [4](ISIMC :: Options :: parseVlogcompCommandLine + 0xcba7c)[0x13f6f0f0c ] [5](ISIMC :: Options :: parseVlogcompCommandLine + 0xa54d8)[0x13f6ca968] [6](ISIMC :: Options :: parseVlogcompCommandLine + 0x9ce69)[0x13f6c22f9] [7](ISIMC :: Options :: parseVlogcompCommandLine + 0x9f5fc)[ 0x13f6c4a8c] [8](ISIMC :: Options :: parseVlogcompCommandLine + 0x9f0e5)[0x13f6c4575] [9](ISIMC :: VhdlCompiler :: saveParserDump + 0x7917d)[0x13f6131cd] [10] [0x13f48273a] [11] [0x13f484fbd] [12 ] [0x13f483d9f] [13](ISIMC :: Options :: parseVlogcompCommandLine + 0x122673)[0x13f747b03] [14](BaseThreadInitThunk + 0xd)[0x779a59ed] Donerun_program:时间:cpu = 00:00:02; 逝去了= 00:03:53。 内存(MB):峰值= 4590.086; 增益= 0.000ERROR:[USF-XSim-62]'精心'步骤失败并出现错误。 请查看Tcl控制台输出或''文件以获取更多信息.launch_simulation:Time(s):cpu = 00:01:21; 逝去了= 00:07:38。 内存(MB):峰值= 4590.086; 增益= 0.000 日志文件输出 Vivado模拟器2014.3版权所有1986-1999,2001-2014 Xilinx,Inc。保留所有权利。运行:C:/Xilinx/Vivado/2014.3/bin/unwrapped/win64.o/xelab.exe -wto 0784bce1831d4b3f89d627679fe7d87d --debug typical - 放松 - 包括../../../../../../istc_ec_repository/ReALM/hardware/Projects/INTEREST_POINT_PLDA/FPGA/hdl/verilog --include ../../../。 ./../../istc_ec_repository/ReALM/hardware/Projects/INTEREST_POINT_PLDA/FPGA/ip/ila_133_2048/ila_v5_0/hdl/verilog --include ../../../../../../ istc_ec_repository / ReALM / hardware / Projects / INTEREST_POINT_PLDA / FPGA / ip / ila_133_2048 / ltlib_v1_0 / hdl / verilog --include ../../../../../../istc_ec_repository/ReALM/hardware/Projects/ INTEREST_POINT_PLDA / FPGA / ip / ila_133_2048 / xsdbs_v1_0 / hdl / verilog --include ../../../../../../istc_ec_repository/ReALM/hardware/Vortex/hw/sop/operator/fast_hessian_v1_00_a/ hdl / verilog --include ../../../../../../istc_ec_repository/ReALM/hardware/Vortex/hw/sop/operator/orientation_assign_v1_00_a/hdl/verilog --include ../。 ./../../../../istc_ ec_repository / ReALM / hardware / Vortex / hw / sop / sop_ip_detector_v2_00_a / hdl / verilog --include ../../../../../../istc_ec_repository/ReALM/hardware/Vortex/hw/vcores/ cores / nif_mem_v1_00_a / hdl / verilog --include ../../../../../../istc_ec_repository/ReALM/hardware/Vortex/hw/vcores/cores/nif_mem_v2_00_a/hdl/verilog --include ../../../../../../istc_ec_repository/ReALM/hardware/Vortex/hw/vcores/cores/qpcie_x8_gen2_v1_00_a/hdl/verilog/source/include --include ../../ ../../../../istc_ec_repository/ReALM/hardware/Vortex/hw/vcores/cores/vortex_include_v3_00_a -L xil_defaultlib -L unisims_ver -L secureip --snapshot fpga_func_synth xil_defaultlib.fpga xil_defaultlib.glbl -log详细说明。 log多线程已启用。 使用6个从属线程。启动静态精化完成静态精化启动仿真数据流分析完成仿真数据流分析ERROR:[XSIM 43-3294]收到信号EXCEPTION_ACCESS_VIOLATION。 |
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3个回答
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你好@geethanjali_en
尝试以下步骤,他们可能会帮助您: 1.关闭多线程选项。 2.减少项目位置的路径长度。 3.您是否也遇到了示例项目的这个问题? 谢谢, 维奈 -------------------------------------------------- ------------------------------------------您是否尝试在Google中输入问题? ? 如果没有,你应该在发布之前。 此外,MARK这是一个答案,以防它有助于解决您的查询/问题。给予帮助您找到解决方案的帖子。 |
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嗨,有可能在2014.4进行测试吗?
许多此类崩溃都在最新版本中得到解决。如果您能为我提供已归档项目,我将尝试使用最新版本。 谢谢,维杰----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”,以防它有助于解决您的查询。如果一个帖子引导到解决方案,请给予赞誉。 |
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嗨,有可能在2014.4进行测试吗?
许多此类崩溃都在最新版本中得到解决。如果您能为我提供已归档项目,我将尝试使用最新版本。 谢谢,维杰----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”,以防它有助于解决您的查询。如果一个帖子引导到解决方案,请给予赞誉。 |
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只有小组成员才能发言,加入小组>>
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