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3个回答
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在Verilog中，有一个选项可以在将信号连接到组件实例时不声明端口名称，而是依赖于在模块中声明端口的顺序。
这是一个糟糕的设计实践，不应该使用。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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嗨，详情请参阅http://www.asic-world.com/verilog/syntax2.html。
谢谢，维杰----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
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naveengk14写道：
大家好 什么是端口订单连接和端口名称连接..？ VHDL实体接口具有与Verilog相同的命名概念（如上面的Ed所述）。 始终使用具有命名关联的实例化，而不是位置。 总是。 ----------------------------是的，我这样做是为了谋生。 |
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只有小组成员才能发言，加入小组>>
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