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电子发烧友论坛
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8个回答
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嗨，
如果网络的扇出（由网络驱动的负载数量）大于指定的值，则工具开始复制驱动程序，以使网络的扇出小于指定的限制。 谢谢， 迪皮卡。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
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嗨，
高扇出网导致合成，放置，布线或这些的任何组合。 是的，如果减少网络的扇出，时间会有所改善。 或者您也可以使用全局缓冲区来改善高扇出网络的时间（如果您有全局资源可用）。 您可以参考http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_2/ug612.pdf的第237页，其中提供了有关此内容的更多详细信息。 谢谢， 迪皮卡。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
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嗨，
我附上时间摘要路由。 你可以看到PCLK的保持时间违规。 你能检查我怎么删除它吗？ fpga_top_timing_summary_routed.rpt 109 KB |
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嗨，
我可以看到高扇出网已经被BUFG所驱动，因此通过减少扇出将不会有太大的时间改进。 在这条路径中有SLR交叉如下。 SLR交叉增加了延迟。 如果可以避免SLR交叉，则可能会改善时机。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
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嗨，
请参阅http://www.xilinx.com/support/documentation/sw_manuals/xilinx2013_3/ug906-vivado-design-analysis.pdf的第124页。 谢谢， 迪皮卡。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
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