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圣洁的莫利！
您是否听说过这种令人难以置信的研究技术，称为“google”或“ask”或“live”？ 这是你的答案，学生。 花了15秒钟，只是因为我使用的是Verilog而不是VHDL。 - 鲍勃埃尔金德 签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。 阅读手册或用户指南。 你读过手册了吗？ 你能找到手册吗？2。 搜索论坛（并搜索网页）以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题，开始新的主题！5。 学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息（请与网页，数据表链接）.7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章，那么我一无所获。 |
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它是如何“不起作用的？”
你收到错误信息了吗？ 如果是这样，这将使我们更容易猜测 答案。 ;-) 我没有看到test_b的声明。 它与test_a大小相同还是仅为32位？ - Gabor - Gabor |
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声明是：
signal test_a：std_logic_vector（35 downto 0）：=（其他=>'0'）; signal test_b：std_logic_vector（31 downto 0）：=（其他=>'0'）; 我创建了一个测试平台并将test_b信号发送到分频器输入。 当我采用“正常”32位值时，它可以工作，但是当我取test_b值时，它不起作用并且出现0值。 |
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在我们陷入“二十个问题”游戏之前陷入困境之前，你可以发布其余部分
您的代码包括测试平台，以便我们可以看到发生了什么？ 如果没有，你可以发布模拟的屏幕截图，这样我们至少可以看到 正如你所说，“价值0出现”。 - Gabor - Gabor |
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只有小组成员才能发言，加入小组>>
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Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
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如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
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有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
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请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
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求一块XILINX开发板KC705，VC707，KC105和KCU1500
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