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你好，
我正在开发一个新的设计功能。 新的VHDL块添加到现有设计中，并连接到顶级VHDL文件中。 为了互连块的输出，我在TOP级文件中定义了信号，但是此时它们没有驱动任何逻辑。 合成器检测到并完全从设计中移除了新块。 有没有办法迫使合成器暂时忽略这一点，因为我试图以模块化方式测试新功能？ 任何帮助将不胜感激。 谢谢， 伊戈尔切布鲁赫 以上来自于谷歌翻译 以下为原文 Hello, I am developing a new design feature. The new VHDL blocks are added to the existing design and connected in Top level VHDL file. To interconnect the outputs of the blocks I defined signals in the TOP level file, but they are not driving any logic at this point. The synthesizer detected that and completely removed the new blocks from the design. Is there a way to force the synthesizer to ignore this temporarily as I am trying to test the new functionality in the modular fashion? Any help will be appreciated. Thanks, Igor Chebruch 
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属性keep：string;
new_signal的属性保持：信号是“真”;如果你没有任何东西，它们仍会被Mapper或P＆amp; R优化掉，但这样你可以用ChipScope检查它们，例如 ------------------------------------------“如果它不起作用 模拟，它不会在板上工作。“ 以上来自于谷歌翻译 以下为原文 attribute keep : string; attribute keep of new_signal : signal is "true"; They will still get optimized away by the Mapper or P&R if you don't anything with them, but this way you can examine them with ChipScope, for instance ------------------------------------------ "If it don't work in simulation, it won't work on the board." |
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只有小组成员才能发言，加入小组>>
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