完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
大家好，
我正在阅读KSZ9021RL / RN：千兆以太网收发器 - 第48页，其中要求“PCB板设计将TXC和RXC的时钟路由与大于1.5ns且小于2.1ns的额外跟踪延迟相结合”。 我不确定我该怎么做？如果我理解正确的话，1,5ns的迹线延迟需要长度为219 mm的迹线（增加）。 这在PCB上实现起来似乎很长。 我也想知道为什么这个延迟没有在IC本身实现？ 如果我使用这个带有FPGA的IC，IODELAY的使用会解决这个问题吗？ 我错过了什么吗？ 有人可以帮我这个。 最好的祝福 Klemen 以上来自于谷歌翻译 以下为原文 Hello everybody, I am reading the KSZ9021RL/RN: Gigabit Ethernet Transceiver - page 48 which requires "the PCB board design to incorporate clock routing for TXC and RXC with an additional trace delay of greater than 1.5ns and less than 2.1ns". I am not sure how should i achieve that?If i understand correctly the 1,5ns trace delay requires a trace (increase) in length of 219 mm. This seem a huge length to implement on a PCB. I was also wondering why is this delay not implemented already in the IC itself? Would the use of IODELAY solve this problem if i use this IC with fpga? Am i missing something? Can someone please help me with this. Best Regards Klemen 
0
|
|
相关推荐
4个回答
|
|
|
>>我错过了什么吗？
似乎如此。 阅读第50页的最后一段。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 >> Am i missing something? Seems so. Read the last paragraph on page 50. - Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented.View solution in original post |
|
|
|
|
|
F，
正确，必须考虑所有延误。 到达芯片引脚的延迟（相对于时钟边沿），从芯片引脚到封装引脚的延迟，从封装引脚到电路板的延迟（可能 在非插座部分的情况下为0，但如果使用套接字则可能是几皮秒），从机载上的一个地方到另一个地方的延迟，等等。 Austin Lesea主要工程师Xilinx San Jose 以上来自于谷歌翻译 以下为原文 f, Correct, all delays must be considered. The delay (relative to a clock edge) to get to the pin of the die, the delay to get from the pin of the die to the pin of the package, the delay to get from the pin of the package to the board (may be 0 in the case of a non-socketed part, but may be a few picoseconds if a socket is used), the delay to get from the one place on the booard to another, and so on. Austin Lesea Principal Engineer Xilinx San Jose |
|
|
|
|
|
>>我错过了什么吗？
似乎如此。 阅读第50页的最后一段。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 以上来自于谷歌翻译 以下为原文 >> Am i missing something? Seems so. Read the last paragraph on page 50. - Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. |
|
|
|
|
|
您应该阅读Micrel数据表的下一部分。
或者，可以编程KSZ9021 / RL / RN以支持RGMII v2.0，并在片上实现所需的数据到时钟偏移/ ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com 以上来自于谷歌翻译 以下为原文 You should read the next section of the Micrel data sheet. Alternatively, the KSZ9021/RL/RN can be prograammed to support RGMII v2.0 with the required data-to-clock skew implemented on-chip/ ------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.com |
|
|
|
|
只有小组成员才能发言，加入小组>>
2388 浏览 7 评论
2804 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2270 浏览 9 评论
3338 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2440 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
768浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
551浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
386浏览 1评论
1975浏览 0评论
692浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1472
评论
淘帖
2083
