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电子发烧友论坛|
你好，
我正在尝试为VC709板生成GTH收发器，但我遇到了复位序列的问题。 所以，我想我会挖掘可用的答案记录，看看是否有任何一个解决了我的问题。 根据AR＃55009，我需要使用以下公式更改“tx_startup_fsm.vhd”中MAX_WAIT_BYPASS的值： 1024 * txpll_divsel *内部数据路径+ 1024 + 640 + 3200 但是，AR没有指定“txpll_divsel”和“内部数据路径”的值，我在收发器用户指南（UG476）或Coregen生成的代码中找不到对它们的任何引用。 有谁知道这些值应该是什么？ 谢谢！ http://www.xilinx.com/support/answers/55009.html 以上来自于谷歌翻译 以下为原文 Hello,I'm trying to generate a GTH transceiver for a VC709 board, but I'm having trouble with the reset sequence. So, I thought that I'd dig through the available answer records to see if any of them solve my problem.According to AR #55009, I need to change the value of MAX_WAIT_BYPASS in "tx_startup_fsm.vhd" using this formula:1024*txpll_divsel*internal Data Path + 1024+640+3200However, the AR doesn't specify the values for "txpll_divsel" and "Internal Data Path" and I can't find any references to them in the transceivers users guide (UG476) or in the code that Coregen generates.Does anyone know what these values should be?Thanks!http://www.xilinx.com/support/answers/55009.html 
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5个回答
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嗨，
我认为AR清楚地谈到了公式中属性的值是什么 024 * pll输出分频器*内部数据路径宽度+ 1024 + 640 + 3200 。 以下是声明。 “内部数据路径宽度等于16,20,32或40且pll输出分频器等于TXOUT_DIV属性，除非设计使用速率变化，在这种情况下它将等于TXRATE设置的分频器（见表3-25） UG476或UG482的表3-23）。“ 如果仍然存在混淆，请告诉我。 谢谢， 谢谢，AnirudhPS：请将此标记作为答案，以防它有助于解决您的问题。如果帖子引导您找到解决方案，请给予赞誉。 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Hi, I think the AR clearly talks about what are the values of the attributes in the formula 024*pll output divider*internal data path width + 1024+640+3200. Below is the statement. "internal data path width is equal to 16,20,32 or 40 and pll output divider is equal to the TXOUT_DIV attribute unless the design uses rate changes in which case it will be equal to the divider set by TXRATE (see table 3-25 of UG476 or table 3-23 of UG482)." Let me know if still there is a confusion. Thanks, Thanks, Anirudh PS: Please MARK this as an answer in case it helped resolve your query.Give kudos in case the post guided you to a solution.View solution in original post |
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嗨，
我认为AR清楚地谈到了公式中属性的值是什么 024 * pll输出分频器*内部数据路径宽度+ 1024 + 640 + 3200 。 以下是声明。 “内部数据路径宽度等于16,20,32或40且pll输出分频器等于TXOUT_DIV属性，除非设计使用速率变化，在这种情况下它将等于TXRATE设置的分频器（见表3-25） UG476或UG482的表3-23）。“ 如果仍然存在混淆，请告诉我。 谢谢， 谢谢，AnirudhPS：请将此标记作为答案，以防它有助于解决您的问题。如果帖子引导您找到解决方案，请给予赞誉。 以上来自于谷歌翻译 以下为原文 Hi, I think the AR clearly talks about what are the values of the attributes in the formula 024*pll output divider*internal data path width + 1024+640+3200. Below is the statement. "internal data path width is equal to 16,20,32 or 40 and pll output divider is equal to the TXOUT_DIV attribute unless the design uses rate changes in which case it will be equal to the divider set by TXRATE (see table 3-25 of UG476 or table 3-23 of UG482)." Let me know if still there is a confusion. Thanks, Thanks, Anirudh PS: Please MARK this as an answer in case it helped resolve your query.Give kudos in case the post guided you to a solution. |
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你还对此感到困惑吗？
谢谢，AnirudhPS：请将此标记作为答案，以防它有助于解决您的问题。如果帖子引导您找到解决方案，请给予赞誉。 以上来自于谷歌翻译 以下为原文 Do you still have a confusion on this? Thanks, Anirudh PS: Please MARK this as an answer in case it helped resolve your query.Give kudos in case the post guided you to a solution. |
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你好，
当我发布这个帖子时，AR没有包含那些语句。 感谢您添加它们。 以上来自于谷歌翻译 以下为原文 Hello,The AR did not contain those statements when I posted this thread. Thank for you adding them. |
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很高兴听到它有用!!!
谢谢，AnirudhPS：请将此标记作为答案，以防它有助于解决您的问题。如果帖子引导您找到解决方案，请给予赞誉。 以上来自于谷歌翻译 以下为原文 Nice to hear it was helpful!!! Thanks, Anirudh PS: Please MARK this as an answer in case it helped resolve your query.Give kudos in case the post guided you to a solution. |
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