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有人知道这个50 000行限制是否适用于整个设计或模拟块。
有没有办法弄清楚限制被击中之前有多少净空? 我需要一些更多的信息才能找到我的调查决定。 欢迎任何帮助。 以上来自于谷歌翻译 以下为原文 Does anybody know if this 50 000 line limit apply to the whole design or to the simulated block. Is there a way to figure out how much headroom there is before the limit got hit? I need some more informations to find my investigation decisions. Any help is welcome. |
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1个回答
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您可以查看以下常见问题解答。
http://www.xilinx.com/products/design_tools/logic_design/verification/ise_simulator_faq.htm -------------------------------------------------- -----------------------不要忘记回答,kudo,并接受为解决方案.------------- -------------------------------------------------- ---------- 以上来自于谷歌翻译 以下为原文 You may have a look at the following FAQ. http://www.xilinx.com/products/design_tools/logic_design/verification/ise_simulator_faq.htm ------------------------------------------------------------------------- Don't forget to reply, kudo, and accept as solution. ------------------------------------------------------------------------- |
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只有小组成员才能发言,加入小组>>
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