如果在VHDL代码中初始化一个信号，那么在FPGA上实现代码时它会被初始化吗？

你好，
我有一个简单的问题，如果在我的VHDL代码中初始化一个信号（红色），那么当我在FPGA上实现代码时它会被初始化吗？
与ui_clk相比，此代码是否可以生成周期除以2的时钟？
图书馆IEEE;
使用IEEE.STD_LOGIC_1164.ALL;
- 如果使用，取消注释以下库声明
- 带有符号或无符号值的算术函数
使用IEEE.NUMERIC_STD.ALL;
- 如果实例化，则取消注释以下库声明
- 此代码中的任何Xilinx叶子单元格。
- 图书馆UNISIM;
- 使用UNISIM.VComponents.all;
实体时钟是
港口 （
ui_clk：在std_logic中;
-  200 MHz
clk：out std_logic  -  Clock Out
）;
结束时钟;
建筑时钟的行为是
signal tb_ui_clk_div2：std_logic：='0';
开始
clk进程（ui_clk）beginif rising_edge（ui_clk）然后tb_ui_clk_div2结束if; end process; end Behavioral;



以下为原文

Hello,

I have a simple question, if initialise a signal in my VHDL code (in red) will it be initialized when i implement the code on the FPGA? Will this code work to generate a clock with a period divided by 2 compared to ui_clk?

library IEEE;use IEEE.STD_LOGIC_1164.ALL;-- Uncomment the following library declaration if using-- arithmetic functions with Signed or Unsigned valuesuse IEEE.NUMERIC_STD.ALL;-- Uncomment the following library declaration if instantiating-- any Xilinx leaf cells in this code.--library UNISIM;--use UNISIM.VComponents.all;entity clock is   Port (     ui_clk        : in   std_logic;        -- 200 MHz     clk           : out  std_logic         --  Clock Out    );end clock;architecture Behavioral of clock issignal tb_ui_clk_div2 : std_logic := '0';beginclk <= tb_ui_clk_div2  ;

process (ui_clk)
begin
if rising_edge (ui_clk) then
    tb_ui_clk_div2 <= not tb_ui_clk_div2;
end if;
end process;

end Behavioral;