【FPGA】UART的总线选择器模块的实现方式

2018-10-23 09:24:16 2088 FPGA 总线

0 总线选择器模块的功能是通过一个选择信号控制两个输入信号，将其输出，也就是一个二选一的选择器。图 5-15 是总线选择模块的框图，当选择信号 sel 为低时，将会把输入总线一din1 输出，否则在选择信号 sel 为高时，将会把输入总线二 din2 输出。为了能够使总线选择器适应不同宽度的总线，在声明其实体的时候可以添加一个BUS_WIDTH 的类属参数，它表示总线的宽度，代码如下： entity switcher_bus is -- 类属参数 generic ( BUS_WIDTH : integer := 8 ); -- 总线宽度 port ( din1 : in std_logic_vector(BUS_WIDTH-1 downto 0); -- 输入总线一 din2 : in std_logic_vector(BUS_WIDTH-1 downto 0); -- 输入总线二 sel : in std_logic; -- 选择信号 dout : out std_logic_vector(BUS_WIDTH-1 downto 0) ); -- 输出总线 end switcher_bus; 复制代码总线选择器的端口定义如表 5-9 所示。总线选择器的实现代码如下： -- 库声明 library IEEE; use IEEE.STD_LOGIC_1164.all; -- 实体声明 entity switcher_bus is -- 类属参数 generic ( BUS_WIDTH : integer := 8 ); -- 总线宽度 port ( din1 : in std_logic_vector(BUS_WIDTH-1 downto 0); -- 输入总线一 din2 : in std_logic_vector(BUS_WIDTH-1 downto 0); -- 输入总线二 sel : in std_logic; -- 选择信号 dout : out std_logic_vector(BUS_WIDTH-1 downto 0) ); -- 输出总线 end switcher_bus; --}} End of automatically maintained section -- 结构体 architecture switcher_bus of switcher_bus is begin -- 使用 select 语句 with sel select dout <= din1 when '0', din2 when others; end switcher_bus; 复制代码编写一个测试平台对上述代码进行测试，使得输入总线一上的数据为“11110000”，输入总线二上的数据为“00001111”，再分别使选择信号为“0”和“1”。得到的仿真波形如图 5-16所示，输出总线在选择信号为“0”时是“11110000”，即输入总线一的数据，而当选择信号变为“1”后，输出总线上的数据也变为输入总线二的数据“00001111”，可见上述代码完全实现了设计所需的功能。 0
2018-10-23 09:24:16　　评论淘帖0 举报相关推荐 • 基于FPGA的多路选择器设计 1490 • FPGA按键选择器 3069 • 基于FPGA的UART模块设计与实现简介 20 • jquery选择器的实现原理（jquery选择器总结） 2686 • 基于FPGA的多路选择器设计（附代码） 1471 • 【FPGA】UART的计数器模块的实现方式 2170 • 基于FPGA的UART扩展总线设计和应用 40 • 数据选择器的原理？数据选择器仿真设计 5767 • 零基础学习：基于FPGA的多路选择器设计（附代码） 3061 • 【教程分享】零基础学习：基于FPGA的多路选择器设计（附代码） 1802