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我正在使用netgen来创建后PAR模拟模型。
我想知道是否有办法让netgen（或其他工具）输出哪些信号通过哪些开关盒的信息。 我可以通过FPGA编辑器直观地看到这一点，但想知道是否有基于文本的信息形式。 以上来自于谷歌翻译 以下为原文 I am using netgen to create post-PAR simulation models. I was wondering if there is any way to get netgen (or some other tool) to ouput the information about which signals go through which switch boxes. I can see this visually with FPGA Editor but wondered if there was a text-based form of that information. 
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3个回答
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E，
查看.xdl格式或.ngc格式，或将设计转换为.edif格式。 Austin Lesea主要工程师Xilinx San Jose 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 e, Look at the .xdl format, or the .ngc format, or convert the design to .edif format. Austin Lesea Principal Engineer Xilinx San JoseView solution in original post |
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E，
查看.xdl格式或.ngc格式，或将设计转换为.edif格式。 Austin Lesea主要工程师Xilinx San Jose 以上来自于谷歌翻译 以下为原文 e, Look at the .xdl format, or the .ngc format, or convert the design to .edif format. Austin Lesea Principal Engineer Xilinx San Jose |
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谢谢！
我使用xdl命令xdl -ncd2xdl来获取XDL格式，正是我需要的。 -Megan 以上来自于谷歌翻译 以下为原文 Thanks! I used the xdl command xdl -ncd2xdl to get the XDL format, exactly what I needed. -Megan |
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