[资料]

VIVADO implementation 时闪退，求解！！急

问答对人有帮助，内容完整，我也想知道答案 0 如题，synthesis时是可以正常通过的但是implementation就直接闪退了，没有出错提示，完全不知道该往哪个方向修改，求大神指点。以下是代码，实现的功能是用串口接收数据，作为计数初值，再用计数器计数到零并在数码管上显示计数值，计数结束后led灯灭。工程文件超过2M，受限没法上传，抱歉了。顶层代码： module uart_top( input clk, input reset, output [6:0]seg7, output [3:0]an, input rxd, output led ); reg [7:0]delaysec; wire RxClk;//接收时钟为波特率9600的16倍 wire RxDone; wire [7:0]RevData; wire [7:0]countnum1; defparam U0.divdFACTOR=5208,U0.divdWIDTH=13;//分频出9600的波特率 gen_divd U0( .reset(reset), .clkin(clk), .clkout(TxClk) ); defparam U6.divdFACTOR=325,U6.divdWIDTH=9;//波特率9600的16倍 gen_divd2 U6( .reset(reset), .clkin(clk), .clkout(RxClk) ); rxd_ip U7( .clk(RxClk), .reset(reset), .rxd(rxd), .rxdready(RxDone), .rxddata(RevData) ); counter100 countrev( .clk(RxClk), .totalcount(delaysec), .reset(reset), .led(led), .rxdone(RxDone), .countnum(countnum1) ); displaycount disp(.count(countnum1),.reset(reset),.seg(seg7),.an(an),.clk(clk)); always@(posedge RxClk or negedge reset) begin if(!reset)delaysec<=0; else begin delaysec<=RevData-8'd48; end end endmodule 复制代码底层 module counter100( input clk, input [7:0]totalcount, input reset, input rxdone, output led, output reg [7:0]countnum ); parameter load=2'b01; parameter change=2'b11; reg [26:0]count1s=0; wire count1s_en; parameter div1s=9600; reg [1:0]state; always@(posedge clk or negedge reset) begin if(!reset) count1s<=27'b0; else begin if(count1s==div1s) begin count1s<=27'b0; end else count1s<=count1s+1'b1; end end assign count1s_en=count1s==0; always@(posedge clk or negedge reset) begin if(!reset) begin countnum<=8'd0; state<=load; end else case(state) load: begin if(rxdone==1) begin state<=change; countnum<=totalcount; end else state<=load; end change: begin if(count1s_en) begin if(countnum==0) begin countnum<=1'b0; state<=load; end else begin countnum<=countnum-1'b1; state<=change; end end end default:state<=load; endcase end assign led=~(countnum==1'b0); endmodule 复制代码 module rxd_ip( input clk,//16倍的波特率 input reset, input rxd, output reg rxdready,//接收一字节完毕信号 output reg [7:0] rxddata ); reg RxdIner; reg [3:0]cnt16;//每周期采样16次 reg [3:0]cnt8;//接收数据的位数计算 reg [3:0]nState,cState; reg [7:0]RxDataBuf; parameter Idel=4'b0000, RevStartBit=4'b0001, RevDataBit=4'b0010, RevStopBit= 4'b0100, RevDone = 4'b1000; //D触发器，去除数据线上的干扰 always @(posedge clk or negedge reset)begin if(!reset) RxdIner<=1'b1; else RxdIner<=rxd; end /以下为三段式状态机/ //状态转移 always @(posedge clk or negedge reset)begin if(!reset) cState<=Idel; else cState<=nState; end //状态转移条件判断 always @(reset or cState or RxdIner or cnt16 or cnt8)begin if(!reset) nState=Idel; else case(cState) Idel: begin if(RxdIner==0) nState=RevStartBit; else nState=Idel; end RevStartBit: begin if(cnt16<15)//只要有输入为高，立即跳到Idle状态 begin if(RxdIner==1'b0) nState=RevStartBit; else nState=Idel; end else nState=RevDataBit; end RevDataBit: begin if(cnt8==4'd8 && cnt16==4'd15)//若接收完8个bits后停止 nState=RevStopBit; else nState=RevDataBit; end RevStopBit: begin if(cnt16==15) nState=RevDone; else nState=RevStopBit; end RevDone: begin if(cnt16==15) nState=Idel; else nState=RevDone; end default:nState=4'dx; endcase end //各个状态的时序控制 always @(posedge clk or negedge reset)begin if(!reset) begin cnt8<=4'b0; cnt16<=4'b0; rxdready<=0; RxDataBuf<=8'b0; rxddata<=8'b0; end else case(nState) Idel: begin cnt8<=4'b0; cnt16<=4'b0; rxdready<=0; end RevStartBit: begin cnt16<=cnt16+1; if(cnt16>=15) cnt16<=0; end RevDataBit: begin cnt16<=cnt16+1; if(cnt16==7)//在中间采样 begin RxDataBuf[cnt8]<=RxdIner; cnt8<=cnt8+4'd1; end else begin if(cnt16>=4'd15) cnt16<=4'd0; end end RevStopBit: begin cnt8<=4'd0; rxdready<=1'b1; cnt16<=cnt16+4'b1; if(cnt16>=4'd15) cnt16<=4'd0; end RevDone: begin rxdready<=1'b0; rxddata<=RxDataBuf; cnt16<=cnt16+4'b1; if(cnt16>=4'd15) cnt16<=4'd0; end endcase end endmodule 复制代码 module displaycount( input [7:0]count, input reset, input clk, output reg [6:0]seg, output reg [3:0]an ); parameter zero = 7'b100_0000; parameter one = 7'b111_1001; parameter two = 7'b010_0100; parameter three = 7'b011_0000; parameter four = 7'b001_1001; parameter five = 7'b001_0010; parameter six = 7'b000_0010; parameter seven = 7'b111_1000; parameter eight = 7'b000_0000; parameter nine = 7'b001_0000; parameter TIMES=5000; reg [26:0]count_times=27'b0; reg [3:0]segbuf0,segbuf1,segbuf2; reg [6:0]seg0,seg1,seg2; reg [1:0]dspcom=2'b0; always@(posedge clk or negedge reset) if(!reset) begin segbuf0<=7'b0; segbuf1<=7'b0; segbuf2<=7'b0; end else begin segbuf0<=count%10; segbuf1<=count/10%10; segbuf2<=count/100; end always@(posedge clk) case(segbuf0) 0:seg0 = zero ; 1:seg0 = one ; 2:seg0 = two ; 3:seg0 = three ; 4:seg0 = four ; 5:seg0 = five ; 6:seg0 = six ; 7:seg0 = seven ; 8:seg0 = eight ; 9:seg0 = nine ; default:seg0 = zero; endcase always@(posedge clk) begin case(segbuf1) 0:seg1 = zero ; 1:seg1 = one ; 2:seg1 = two ; 3:seg1 = three ; 4:seg1 = four ; 5:seg1 = five ; 6:seg1 = six ; 7:seg1 = seven ; 8:seg1 = eight ; 9:seg1 = nine ; default:seg1 = zero; endcase end always@(posedge clk) begin case(segbuf2) 0:seg2 = zero ; 1:seg2 = one ; 2:seg2 = two ; 3:seg2 = three ; 4:seg2 = four ; 5:seg2 = five ; 6:seg2 = six ; 7:seg2 = seven ; 8:seg2 = eight ; 9:seg2 = nine ; default:seg2 = zero; endcase end always@(posedge clk) begin case(dspcom) 0:begin an=4'b1110; seg=seg0; end 1: begin an=4'b1101; seg=seg1; end 2:begin an=4'b1011; seg=seg2; end default:begin an=4'b1111; seg=7'b0; end endcase end always@(posedge clk) begin count_times=count_times+1'b1; if(count_times==TIMES) begin count_times<=27'b0; dspcom<=dspcom+1'b1; if(dspcom==2'd2)dspcom<=2'b0; end end endmodule 复制代码 1 已退回2积分
2017-3-4 11:25:41　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报 Queen_Yi 相关推荐 • 关于vivado闪退问题 21268 • Huplayer播放闪退 3647 • proteus 闪退的问题！ 11329 • 为啥有的keil工程老是闪退？ 270 • modelsim中出现闪退 6877 • proteus闪退问题 13959 • dnw闪退该怎么解决？ 1994 • 华秋打开资料闪退 20645 • Altium Designer 18~24创建、打开工程闪退 1505 • 请问Proteus8.9 安装教程、闪退问题怎么解决？ 4641 1个回答

答案对人有帮助，有参考价值 0 换另外一个工程试一下，如果所有的工程都闪退，那就是软件自身的问题了，检查一下license

2017-3-7 12:30:40 评论举报 skypinglee