[FPGA作品]

FPGA实战演练逻辑篇58：VGA驱动接口时序设计之5建立和保持时间计算

4099 接口

问答对人有帮助，内容完整，我也想知道答案 0 ` VGA驱动接口时序设计之5建立和保持时间计算本文节选自特权同学的图书《FPGA设计实战演练（逻辑篇）》配套例程下载链接：http://pan.baidu.com/s/1pJ5bCtt 在我们的应用中，仿照官方的分析方法，我们也同样可以得到set output delay的计算公式。可以把实例的寄存器路径模型关键参数标注如图8.33所示。（特权同学，版权所有）图8.33 reg2pin寄存器模型而对于的output delay计算公式如下： output delay max = TdPCB_max + Tsu +(0 - Tc2r_max) output delay min = Tdpcb_min – Th +(0 - Tc2r_min) 关于PCB的延时，我们可以看看SF-CY3核心板以及SF-VGA子板上的这部分时钟和数据走线。如图8.34所示，在SF-CY3核心板上，lcd_clk信号的走线约为21.4mm，而其他数据总线的延时在17.3mm~34.0mm。（特权同学，版权所有）图8.34 SF-CY3板上各信号走线在SF-VGA子板上，我们看到lcd_clk的走线约为23.7mm+5.0mm（匹配电阻的另一端，图中未显示数值）=28.7mm，而数据总线长度在16.0mm~28.9mm。（特权同学，版权所有）图8.35 SF-VGA板上各信号走线结合两个板子的走线延时，我们可以计算出时钟信号lcd_clk的走线总长约为50.3mm，数据总线的总长约为33.3mm~62.9mm。根据0.17ns/25.4mm的PCB走线延时进行换算可以得到，lcd_clk的走线延时约为0.34ns，而数据总线的延时约为0.22ns~0.42ns。（特权同学，版权所有）把我们的参数套进去，我们先不计算时钟偏斜（包括PCB的走线延时）那部分的参数，可以得到： output max delay = 0.42ns + 0.2ns =0.62ns output min delay = 0.22ns – 1.5ns = -1.28ns ` 0 已退回1积分
2015-8-5 11:14:57　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × rousong1989 该类别下有 29 个回答。邀请回答 gesper3187 该类别下有 2 个回答。邀请回答负一级该类别下有 2 个回答。邀请回答小红A 该类别下有 2 个回答。邀请回答 lee 该类别下有 1 个回答。邀请回答雪漫倩颖该类别下有 1 个回答。邀请回答 jf_1689824204.6718 该类别下有 1 个回答。邀请回答 jf_44821573 该类别下有 1 个回答。邀请回答 nonameplayer 该类别下有 1 个回答。邀请回答传伟1号该类别下有 1 个回答。邀请回答 ml386zd 该类别下有 1 个回答。邀请回答是男人就活出你的高傲该类别下有 1 个回答。邀请回答 icepanpan 该类别下有 1 个回答。邀请回答冰糖雪梨冰糖雪梨该类别下有 1 个回答。邀请回答天翼天意之歌该类别下有 1 个回答。邀请回答 zhyu4774 该类别下有 1 个回答。邀请回答不称在风尘该类别下有 1 个回答。邀请回答 chizhanbo_007 该类别下有 1 个回答。邀请回答 yong24hao 该类别下有 1 个回答。邀请回答呆萌乖乖兔该类别下有 1 个回答。邀请回答举报 rousong1989 相关推荐 • FPGA实战演练逻辑篇60：VGA驱动接口时序设计之7优化 4137 • FPGA实战演练逻辑篇54：VGA驱动接口时序设计之1概述 5043 • FPGA实战演练逻辑篇57：VGA驱动接口时序设计之4建立和保持时间分析 5504 • FPGA实战演练逻辑篇55：VGA驱动接口时序设计之2源同步接口 5499 • FPGA实战演练逻辑篇59：VGA驱动接口时序设计之6建立和保持时间约束 3588 • FPGA实战演练逻辑篇65：CMOS摄像头接口时序设计5时序报告 6769 • FPGA实战演练逻辑篇56：VGA驱动接口时序设计之3时钟约束 5504 • VGA驱动接口时序设计数据的建立时间和保持时间 1918 • FPGA实战演练逻辑篇51：建立时间和保持时间 8747 • FPGA实战演练逻辑篇61：CMOS摄像头接口时序设计1理想时序 4569 1个回答