[问答]

没有reset信号的计数器，在rtl仿真时如何确定初始值？

问答对人有帮助，内容完整，我也想知道答案 0 一个简单的计数器代码，如下，因为没有采用reset输入信号进行复位，所以在rtl仿真时，无法确定cnt的初始值(仿真图上可以看到红色波形)，请教大家有没解决方法？工程为quartusII 13.1+modelsim. verilog代码，testbench代码和工程文件如下 0 modelsim的rtl仿真波形.png (49.73 KB, 下载次数: 0) testbench代码.png (159.74 KB, 下载次数: 0) 代码.png (135.8 KB, 下载次数: 0) clk_test.zip 5.5 MB , 下载次数: 0
2022-2-4 11:19:09　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答举报 no 相关推荐 • 怎么基于正计数的赋初始值 2624 • 没有信号连接到计数器 1057 • 数字锁相环PLL中K变模可逆计数器模块的一段，这个Kstop为什么要这么设置值？求详解。 5919 • BGR计数器的初始值是多少？ 1688 • 如何使用FTM计数器在所需时间生成中断？ 413 • LTC2943在初始化的时候要如何确定Qlsb的初始值呢？ 433 • 在Quartus II 13.1里编完程序，查看RTL电路时发现，变量的值与程序里写的高低位反了，怎么回事？大神，求指点！！！ 6656 • 16位计数器仿真没结果，求助？ 3243 • 时序电路设计的计数器详解 3787 • 计数器无法计数 3014 1个回答

答案对人有帮助，有参考价值 0 a.test_cnt_1赋初值16'h5a00，时钟开始计时之后在初值基础上累加； b.test_cnt_2未赋初值，时钟开始计时之后为不定态； c.如果是实际上板运行，test_cnt_2的不定态是一个具体的随机值/固定值，会累加。 `timescale 1ns / 1ps module cnt_test( //------clk_rst_signals sys_clk_in , sys_rst_in , //------test_signals test ); //------clk_rst_signals input sys_clk_in ;//100MHz input sys_rst_in ; //------test_signals output wire test ; //------parameters parameter IDLE_CNT = 16'h5a00 ; //------ reg [15:00] test_cnt_1 = IDLE_CNT ; reg [15:00] test_cnt_2 ; //------------------period_cnt---------------------// always@(posedge sys_clk_in or negedge sys_rst_in) begin test_cnt_1 <= test_cnt_1 + 1'b1 ; test_cnt_2 <= test_cnt_2 + 1'b1 ; end endmodule 复制代码计数器赋初值仿真_OK.png (63.4 KB, 下载次数: 0)

2022-2-7 10:35:51 评论举报卿小小_9e6