always块对同一个reg进行赋值无法综合？

本帖最后由 卿小小_9e6 于 2020-12-12 16:06 编辑

感觉代码有的地方不规范，有的变量我也没看懂什么意思。
猜测代码功能是对数据有效长度做计量，所以对部分信号做了调整，包括增加size_valid信号。
仿真了三组数据没有问题，代码可综合/已打包。

`timescale 1ns/1ns
module counter2(clk, rst, data_in, data_size, p2s_en, query_flag);
  
  input clk;
  input rst;
  input [63:0] data_in;
  
  output [7:0] data_size;
  output p2s_en;
  output query_flag;
  

  reg [63:0] data;
  reg [7:0] data_size;
  reg p2s_en;
  reg query_flag;
  reg flag;

  integer m;

always @(data_in)
    begin
      data = data_in;
     
    end

  
  //-----------------------------------------------------------------------------

  always @(posedge clk or negedge rst)
    begin
      if (!rst)
        flag <= 1'b0;
      else if (data)
        flag <= 1'b1;
    end
  //-----------------------------------------------------------------------------
  
  always @(posedge clk or negedge rst)
    begin
      if (!rst)
        begin
          data_size <= 8'b0;
          p2s_en <= 1'b0;
          query_flag <= 1'b0;
          m <= 0;
      
        end

      else if (flag)
        begin

          if (data[63])

            begin
              data_size <= 64-m;
              p2s_en <= 1'b1;
              if (data[63]==1 && data[62]==0 && data[61]==0 && data[60]==0)
            
                query_flag <= 1'b1;
              else
                query_flag <= 1'b0;
            end
          else
            begin
              data<= data<< 1;
              m <= m+1;
            end

        end
    end
            
  

endmodule

刚刚的代码有问题，重新发了这个

路过学习，谢谢分享。