关于FX3同步Slave FIFO非突发传输的疑问求解

108 FX3 fifo

问答对人有帮助，内容完整，我也想知道答案 0 在FX3同步Slave FIFO的非突发传输中，FPGA在将SLRD拉低后，等两个时钟周期，然后采样数据总线，采样数据总线前要判断对应地址的FLAG是否为高，只有为高才采样数据总线，请问是这样的吗？比如下面的Verilog代码片段： always@(posedge clk)begin ... //该时钟沿之前的两个时钟周期SLRD为低 if(flag==1'd1)//如果对应地址的flag为高，则采样数据总线 data_buf=data_i;//将数据总线的值赋给data_buf数据缓冲区 0 本主题由 Harmony技术专家于 2024-6-1 11:31 审核通过
2024-5-31 06:28:07　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × chm5 该类别下有 7 个回答。邀请回答南中南该类别下有 6 个回答。邀请回答 uvysdfydad 该类别下有 6 个回答。邀请回答 denxinan 该类别下有 6 个回答。邀请回答 zhangminmin 该类别下有 6 个回答。邀请回答发烧友推温针该类别下有 6 个回答。邀请回答 hzp_bbs1 该类别下有 5 个回答。邀请回答 HengDu 该类别下有 5 个回答。邀请回答新星之火12138 该类别下有 5 个回答。邀请回答红粉小Q猪该类别下有 5 个回答。邀请回答 kszdj113 该类别下有 5 个回答。邀请回答剪刀脚该类别下有 5 个回答。邀请回答敷衍作笑谈该类别下有 5 个回答。邀请回答哎呀2015 该类别下有 5 个回答。邀请回答费加罗该类别下有 5 个回答。邀请回答 efwedfd 该类别下有 5 个回答。邀请回答 hwp0415229 该类别下有 5 个回答。邀请回答 fanB 该类别下有 5 个回答。邀请回答好名字该类别下有 5 个回答。邀请回答 bertvwang 该类别下有 4 个回答。邀请回答举报而无返还相关推荐 • 怎么使用FX3 DVK与FPGA板在slave FIFO同步模式下通信 1554 • 我对AN84868 FX3配置FPGA的问题 3665 • 怎么在固件中配置FX3，以便在Slave-FIFO接口中使用它 2051 • FX3与FPGA的连接线中是否可以省略地址线？ 184 • 请问FX3的功耗标准是什么？ 1089 • FX3 ZLP后跟ERDY后数据传输失败该怎么办？ 2327 • FX3同步从设备FIFO读取时增加2个字 1256 • 怎么使用FX3 GPIF-II的同步从设备FIFO写模式 2134 • 赛普拉斯FX3 SuperSpeed Explorer套件的延迟问题 915 • 如何将USB-UART bridge固件复合进来，实现synchronous slave FIFO和USB-UART bridge同时工作？ 294 1个回答

答案对人有帮助，有参考价值 0 是的，您的理解是正确的。在FX3同步Slave FIFO的非突发传输中，FPGA需要在SLRD信号拉低后的两个时钟周期内采样数据总线。在采样数据总线之前，需要检查对应地址的FLAG信号是否为高。只有在FLAG为高的情况下，才进行数据采样。以下是一个简化的Verilog代码示例，展示了这个过程： ```verilog reg [7:0] data_buf; reg [7:0] data_i; reg flag; reg slrd; always @(posedge clk) begin // 等待SLRD信号拉低后的两个时钟周期 if (slrd == 1'b0) begin // 等待两个时钟周期 #1; #1; // 检查FLAG信号是否为高 if (flag == 1'b1) begin // 如果FLAG为高，则采样数据总线 data_buf <= data_i; end end end ``` 在这个示例中，我们首先检查SLRD信号是否为低。如果是，我们等待两个时钟周期，然后检查FLAG信号是否为高。如果FLAG为高，我们将数据总线（data_i）的值赋给数据缓冲区（data_buf）。这样，我们就可以在FX3同步Slave FIFO的非突发传输中正确地采样数据。

2024-6-3 16:54:48 评论举报 h1654155275.5669