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micro micro
北京市 东城区 设计开发工程
  • 回答了问题 7 小时前

    1

    学生 燕山大学
    "建议把错误信息一起传上来。 考虑一下升级软件吧,quartus-ii,升级软件不存在Libary报错的情况。max+plus2快步入古董行列了。"
  • 回答了问题 昨天 10:55

    3

    工程师 ruige
    "首先明确一点,在红框代码中取反运算符~的优先级最高。代码里你对移位的理解是正确的。 常态,keyr=1111;此时,key_neg= 0与1 =0,key_pos= 1与0 =0. 按下,keyr=1110/1100/1000/0000;此时,key_neg= 1与1 =1,k ..."
  • 回答了问题 4 天前

    2

    大学生
    "右键点击Xin信号,然后选择analog观察即可,能够看到模拟波形。 针对Verilog的仿真过程,仿真器内部只能处理数字信号。因此搭建仿真工程时,仿真器默认对各个端口、内部变量、参数(parameter)均以数字形式处理, ..."
  • 回复了帖子 4 天前

    3

    工程师 Startec Co.
    "感谢楼主分享"
  • 回复了帖子 4 天前

    40

    运营 电子发烧友
    "理论强的和理论弱的,都是实践比较弱的。"
  • 收藏了帖子 2020-3-10 13:53

    0

    FPGA研发 广州健飞通信有限公司
    本文为明德扬原创文章,转载请注明出处! 一、背景AD9144是一款支持jesd204b协议高速DAC芯片。AD9144-FMC-EBZ是基于AD9144的评估板(Evaluation Board),它是主要由AD9144,AD9516,与PIC16F单片机组成的系统。工程上使 ...
  • 回复了帖子 2020-3-9 12:02

    30

    运营 电子发烧友
    "感觉落实野生动物保护法比管控温枪涨价更重要。"
  • 回答了问题 2020-3-8 13:59

    1

    电子工程师 北京火河科技有限公司
    "LessThan0: 01.这是RTL中对各个模块的命名,它的名字是“LessThan0” 02.IP名字是LessThan 03.IP序号是数字0 OUT= (A<:B:A>B):(说实话,不清楚什么意思。以下是个人理解等效代码OUT=(A<B)?A:B) 01.A<B, OUT=A;&n ..."
  • 更新了项目 2020-3-8 13:14

  • 更新了教育经历 2020-3-8 13:14

    中关村第二小学

    其他

    2020年 - 在校就读中

  • 更新了工作经历 2020-3-8 13:12

    123

    123

    2020年1月- 至今 丨 北京市 海淀区

  • 回答了问题 2020-3-8 11:25

    1

    学生 武汉理工
    "应该还有其他的message吧?备份好程序之后尝试以下几种方式: 01.排除路径过长的原因。好像只能处理最长约256字节的目录,先把文件存档目录名和工程名字缩减,然后打开时序报告; 02.重新编译生成时序报告。 03.32位 ..."
  • 回答了问题 2020-3-7 17:18

    8

    硬件工程师 南京理工大学
    "不同硬件板卡,其SPI接口的上下拉情况可能不一致,此种情况就需要对SPI做模式配置。不过现在大多数使用模式只是其中一种。究其原因,还是当时百家争鸣,各自设计标准有差异。 ..."
  • 回答了问题 2020-3-7 17:14

    1

    研究生 苏州大学
    "网线是差分信号,FPGA有对应的IP核(SGMII)来处理。收发的处理过程属于加串/解串,即serdes信号处理。IP核处理完成后变成Verilog可以处理的信号0/1. GTX/SRIO/AURORA/PCIE/SGMII/MIPI等,都属于serdes信号。信号加 ..."
  • 回答了问题 2020-3-7 12:35

    1

    "你把代码发出来,自然有人给你解答。"

成就与认可

  • 获得青铜勋章

    问答被选为最佳答案 14 次

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