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接上一篇帖子 ALU设计 - FPGA|CPLD|ASIC论坛 - 中国电子技术论坛 - 最好最受欢迎电子论坛! https://bbs.elecfans.com/jishu_936858_1_1.html 该频率计由测频时序控制、有时钟使能的计数器及锁存、译码显示电路三部分组成,上篇帖子已完成2位十进制计数器设计,只是后面元件包装时出现问题,经过重装软件quartus,问题解决,继续设计 使用“create symbol files for Current file”创建包装,新建工程,选择目录,器件,“finish”完成,使用原理图设计文件,原理图设计如下,添加包装好的pinlvji元件,是一个2位十进制计数器 双击元件“pinlvji”,可看到该计数器原理图 原工程下创建新工程,此时会弹出提醒框,直接选择“否”,因为底层文件必须和顶层文件一起。,将原来的“pinlvji.bdf”添加入工程,编译。38个逻辑单元 打开工程子目录,会看到文件层次,即调用关系 新建波形文件,激励信号设置如下 功能仿真, 可见,当EN高电平时对F_IN开始计数,低电平停止计数;锁存信号LOCK发出的脉冲将“pinlvji”的计数结果锁存进74343中,后者分高低位通过总线给74248译码输出显示,即测得频率值,如图“1100110”对应十进制“4”,“1011011”对应十进制“2”,即脉冲数42,(10.24-1.92)÷0.2=4.16,四舍五入,符合42,CLR清零信号,对“pinlvji”清零。 第二段计数是(21.76-16.64)÷0.2=26,,“1011011”对应2,“1111101”对应6,正确。低4位计数器计数到9时向高4位计数器进位。 遇到个问题: 开始使用小梅哥推荐的quartus II 13.0版本,我的quartus选择了modelsim无反应,选择了quartus-sim才会输出波形,但是使用quartus-sim仿真功能仿真和时序仿真波形一样,没有延迟。但是该版本软件出现之前提到的问题没法选中“create symbol files for Current fiel”,但是使用Verilog HDL语言编程就可以,我把我的工程给别人,他的quartus也是可以选择的,致使我使用13.1版本,但是波性文件设置好后没法使用quartus sim,必须使用modelsim,这就要求我安装modelsim,安装后占用了太多我的磁盘空间,不知道两个版本为什么常用功能有些有有些没有? 评分
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