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Verilog写的除法器，两个十进制输入，32位IEEE754标准浮点数输出

2016-3-12 11:45:46 10152 Verilog

0 自己根据项目需要写的 1 div1_feng.zip 2.09 MB , 下载次数: 452
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曾凯锋 · 2016-3-12 19:59:54 沙发学习学习，感谢楼主

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黑桃ACE · 2016-3-24 16:49:12 板凳学习学习，感谢楼主

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jhr7370 · 2016-3-30 21:21:29 4^# 下下来看看呢。。。。。。。。。

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jinniu123 · 2016-4-23 02:58:13 5^# 下来看看，努力学习中

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h1654155756.7252 · 2016-7-13 10:17:01 6^# 谢谢楼主分享~

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rikimarusa001 · 2016-7-13 20:54:08 7^# 学习一下，感谢楼主

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陆勇 · 2016-7-26 16:47:52 8^# 挺好的资料，感谢分享

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nina · 2016-8-23 14:57:17 9^# Thanks !

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赵迪迪 · 2016-8-24 08:20:33 10^# 大牛啊楼主大牛啊楼主大牛啊楼主大牛啊楼主大牛啊楼主

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h1654155856.7716 · 2016-8-28 09:32:03 11^# 叼炸天，感谢分享。

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FPGA_wuhan · 2016-8-28 14:56:07 12^# 学习一下，谢谢分享呢

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galtdw · 2016-8-30 19:53:28 13^# 这个是altera官方例程https://www.altera.com/support/s ... alt_fp_add_sub.html

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EALAN · 2017-6-23 21:59:06 14^# 谢谢楼主分享

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yf201306 · 2017-8-2 16:34:19 15^# 谢谢楼主的分享！

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尹向旭 · 2017-9-27 08:59:53 16^# 学学习习，参参考考

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h1654155917.7016 · 2017-10-20 14:53:27 17^# 看来不用我自己再写一遍了，厉害

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张淼 · 2017-12-11 10:54:48 18^# 下载下来学习~~~感谢

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