完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
本帖最后由 幻想的火焰 于 2015-5-10 19:50 编辑
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; use ieee.std_logic_unsigned.all; ENtiTY zuoye62 IS PORT(clk:IN STD_LOGIC;--1kHz jia:IN STD_LOGIC; jian:IN STD_LOGIC; led:BUFFER STD_LOGIC ); END ENTITY zuoye62; ARCHITECTURE zuoye6 OF zuoye62 IS SIGNAL clk1:STD_LOGIC;--分频1HZ SIGNAL clk2:STD_LOGIC;--分频2Hz SIGNAL flag:STD_LOGIC_VECTOR(0 TO 3):="0000";--选择时钟标志 BEGIN PROCESS(clk)--分频1Hz和2Hz VARIABLE i,j:INTEGER RANGE 0 TO 1000; BEGIN IF(CLK'EVENT AND CLK='1')THEN i:=i+1; j:=j+1; IF(i=500)THEN clk1<=NOT clk1; i:=0; END IF; IF(j=250)THEN clk2<=NOT clk2; j:=0; END IF; END IF; END PROCESS; PROCESS(jia,jian)BEGIN IF(jia='0')THEN flag<=flag+"0001"; ELSIF(jian='0')THEN flag<=flag-"0001"; ELSE flag<=flag; END IF; END PROCESS; PROCESS(clk1,clk2) BEGIN CASE flag IS WHEN "0000"=>led<=clk1; WHEN "0001"=>led<=clk2; WHEN OTHERS=>led<='0'; END CASE; END PROCESS; END ARCHITECTURE zuoye6;
|
|
相关推荐 |
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。
815 浏览 0 评论
364 浏览 0 评论
1080 浏览 0 评论
374 浏览 0 评论
FPGA零基础学习系列精选:半导体存储器和可编程逻辑器件简介
1010 浏览 0 评论
1421 浏览 35 评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-4-23 20:49 , Processed in 0.478548 second(s), Total 68, Slave 49 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号